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于DSP彩色TFT-LCD数字图像显示技术研究 　　随着计算机技术的飞速发展，嵌入式图像系统广泛应用于办公设备、制造和流程设计、医疗、监控、卫生设备、交通运输、通信、金融银行系统和各种信息家电中。所谓嵌入式图像系统，是指以图像应用为中心，以计算机技术为基础，软件、硬件可裁减，对功能、可靠性、成本、体积、功耗等严格要求的专用计算机系统。嵌入式图像系统对图像显示技术提出了各种严格要求，必须选择合适的显示器，设计出合理的显示控制方法。 　　 　　系统硬件设计 　　 　　本系统要构建一个嵌入式、高速、低功耗、低成本的图像显示硬件平台，要求能真彩显示静态或动态彩色图像。为达到真彩和无拖影的显示动态图像，同时兼顾低功耗的要求，采用SHARP(夏普)公司的LQ05 7Q 3DC02彩色TFT-LCD作为显示器l为了能达到实时图像处理和显示，采用德州仪器(TI)公司高性能DSP TMS320C67 11作为主处理器；DSP与TFT-LCD之间的数据接口以及TFT―LCD的驱动控制由CPLD ispMACH4064V和高速大容量FIFO AL422B完成。 　　 　　1　TFT-LCD驱动控制硬件设计 　　 　　由图1和图2可知，CPLD驱动控制TFT-LCD显示图像，要产生三个时钟信号：数据移位时钟(CLK)、行同步时钟(Hsync)和帧同步时钟(Vsync)，并通过18位并行数据总线(R0～R5，GO～G5，B0～B5)，与时钟信号同步写入待显示的图像数据(D0～D17)。CPLD驱动控制TFT-LCD的硬件电路。 　　 　　2　存储器设计 　　为了尽少占用CPU资源，使CPU有更多的时间进行图像采集和处理，在CPU输出图像到TFT-LCD显示器的过程中间要进行数据缓冲存储。CPU定期将数据高速输出到缓存，显示平台再根据TFT-LCD的驱动时序读出数据进行显示。CPU输出数据的速度大于显示平台的读取速度，对缓存来说是一个高速写入、慢速读出的过程。CPU以40ms为周期定期输出数据，而显示平台是连续不断的读出数据进行显示的，因此缓存的写入和读出过程是并发进行的。 　　本系统采用AVERLOGIC公司的基于DRAM的大容量FIFO AL422B作为高速缓冲存储器。AL422B工作电压3.3V，可承受5V信号电压，最高访问速度为50MHz，容量为384Kb，而系统要显示的图像每帧有225Kb，因此AL422B可以很好的满足高速、大容量和低成本的系统??求。AL422B没有空、半满和全满等状态标志，这个弱点给系统硬件设计和控制带来一定难度。 　　AL422B是同步FIFO，有读时钟(RCK)和写时钟(wCK)两路时钟信号。AL422B采用DRAM为存储介质，需要定时刷新片内数据。芯片自动选择频率较高的时钟信号作为DRAM的刷新时钟，要求器件工作时至少要有一路时钟信号的频率不能低于1MHz。 　　 　　3　DSP接口设计 　　实时数字图像处理指的是在给定的时间间隔内对外部输入的数字图像完成指定的处理，从图像输入到处理完毕输出结果的时间延迟要小于图像数据的更新速率。若对一个每帧320×240×18位，25f／s的图像信号，其数据率为5.5Mb／s，为达到实时性，处理器的处理速率就必须大于5.5Mb／s，即系统在40ms内完成对一帧图像的所有操作，包括图像采集、存储、传输、处理和显示等。图像采集速率由图像传感器例如CCD决定，而图像数据的存储、传输、处理和显示都是取决于CPU的性能。一般器件不能满足系统实时要求，因此本系统采用TI(美国德州仪器)公司高性能通用DSPTMS320C67 11作为系统的主CPU。 　　在本系统中，使用TMS320C6711的EMIF口的8位异步方式与CPLD一起定时刷新外部同步FIFOAL422B，接口电路。 　　DSP6711为AL422B提供写复位信号(／WRST)和写使能信号(／WE)。CPLD根据DSP67ll提供的外存使能信号(／CE)和写使能信号(／AwE)，为AL422B提供写同步时钟(wCK)。DSP671 1通过数据总线ED[5：0]将图像数据写入AL422B的内部存储单元。 　　 　　4　CPLD设计 　　本系统使用ispMACH4064V(简称4064V)作为显示平台的主控逻辑器件。4064V是一款工作在3.3V的新一带CPLD芯片，I／O口兼容5V TTL电平，主要性能参数如表1所示。 　　ispMA C H4064V是实现TFT-LCD、FIFO和DSP的EMIF口三个器件逻辑功能时序的核心器件，为了实现各时序之间的严格同步，使用一个外部时钟参考源输入到ispMACH4064V，ispMA C H4064V内部所有的信号都是以这个时钟为基准的。