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低抖动480 MHzCMOS电荷泵式锁相环 　　摘要:本文设计了一款用于USB 2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM 0.18μm CMOS工艺,经HSPICE仿真表明,锁相环输出480 MHz时钟的峰峰值抖动仅为5.01 ps,功耗仅为8.3 mW。 　　关键词:锁相环;电荷泵;压控振荡器 　　Abstract: This paper presents a low noise、low power charge pump phase locked loop which is used as clock generator for USB2.0, The active circuit was implemented in CSM 0.18um CMOS technology. The whole PLL consists of phase/frequency detector、charge pump、loop filter、voltage control oscillator and frequency divider. Simulation result shows that, when output frequency is 480MHz, PLL peak to peak jitter is only 5.01ps and power consume is only 8.3mW. 　　Keywords: low noise;charge pump;VCO 　　 　　1绪论 　　 　　随着微电子技术的发展,微处理器等系统主频的不断提高,通信速度的不断提高,系统对时钟生成恢复电路的要求越来越高,计算机需要处理的数据越来越多。接口,作为计算机与外设数据交换的通道,传输速度的要求随着数据量的增加而不断提高。在市场的推动下,USB 2.0 接口因为其高速和热插拔特性在现代消费类电子接口技术上有着广泛的应用。根据接收的数据恢复数据和时钟,提供给数字系统一个精准的一个低抖动、与工艺无关数据时钟在数据接收部分非常关键,因此对锁相环电路的研究和设计也就具有了更加重要的意义。 　　由于电荷泵锁相环具有频率获取能力、理论上无限大的频率牵引范围和零静态相位误差,因此电荷泵锁相环成为了现代最流行的锁相环结构[1]。图1-1为本篇论文的锁相环的整体结构框图,它主要包含三个基本部件: 鉴相\鉴频器(Phase\Frequency Detector,PFD )、环路滤波器(Loop Filter,LPF)和压控振荡器(Voltage Controlled Oscillator,VCO )。另外,为了实现频率倍增,在锁相环反馈回路中加入了一个分频器,把输出频率分频后与输入参考频率比较。另外,USB 2.0所要求的时钟占空比为50%,所以需要在VCO的输出加一个输出占空比为50%的转换电路。 　　 输出频率为Fout =NFref =F0 +vcKvco,其中Fref 是输入频率,F0 是压控振荡器的中心频率,Kvco是压控振荡器的增益。本文首先对锁相环的数学模型进行了理论推导,然后根据理论对锁相环的各个子模块电路进行了设计,并给出了整个锁相环的仿真结构,最后给出结论。 　　 　　2锁相环的数学模型 　　 　　锁相环是一个非线性系统[2],但是,如果锁相环处于锁定状态时,我们可以用线性模型来分析它。锁相环处于锁定状态是指由鉴相\鉴频器产生的相位误差信号Ve为一个固定的值。这时,输出信号和输入参考信号的频率完全相等;如果PLL用作一个频率合成器,那输出频率就是输入频率的N倍。图2是一个基本的PLL线性模型图。在这节中我们将一步一步推导出锁相环的闭环增益H(S),并由此得到锁相环两个重要的参数:固有频率ωn和阻尼系数ξ。 　　 在锁相环内部,鉴相\鉴频器产生的相位误差信号V是由输入参考相位θ和反馈相位θ的差,乘上鉴相\鉴频器的增益K得到的: 　　 V(S)=K [θ(S)-θ(S)]=Kθ(S) 　　 这个相位误差电压通过环路滤波器产生了VCO的控制电压: 　　 V(S)=V(S)F(S) 　　 VCO的工作就像一个理想的积分器,它的传输函数是,则输出相位可以表示为 　　 θ(S)= 　　 输出相位被反馈,并通过一个N分频的环路分频器,产生了反馈相位θ: 　　 θ(S)= 　　 由此便可以得出锁相环的传输函数H(S) 　　 H(S)==(1) 　　 锁相环的传输函数具有低通特性。这意味着如果输入参考相位变化非常缓慢,输出相位将跟踪它的变化。 　　本文中锁相环采用如图3所示的环路滤波器,这是一个二阶滤波器。