使用自校准来改善超高速数据转换器性能.docVIP

使用自校准来改善超高速数据转换器性能 　　摘要：在宽阔温度范围下，自校准功能对于器件性能的发挥极重要。本文将为系统设计人员讲解如何应用自校准功能。在相关产品的数据表已包含有关自校准功能的描述。 　　关键词：自校准；超高速；数据转换器；温度传感器 　　 　　自校准方法 　　 　　由于校准对于状态性能很重要，所以器件在每次上电后均要即时执行自校准。另外，器件亦可容许用户根据需要以手动形式执行自校准工作。一般来说，这顶功能会在当系统温度超出原先系统设计所订立的阈值时启动。既然器件自身的温度会影响其性能发挥，那么可以加上一个片上二极管并把它连接到外部温度传感器。这样便可有效地监视器件的温度。美国国家半导体(NS)NS公司的ADC08系列ADC(模/数转换器)的采样能力均达到了每秒千兆位级，例如集成精密自校准电路的ADC08D1500；温度传感器推荐采用LM95221(或类似的器件)。 　　不论是上电还是手动，校准过程均需大约1～2ms才能完成，时间长短视时钟频率和器件的规格(这方面的数据请参考器件的数据表和在本文中所提及的参数)。另外，在上电模式时，器件会在自校准过程前插入一个较长的延迟。根据用户的设定，这个延迟可能相对地短(几十ms)或长(几s)。延迟的目的是稳定电源和其他变化。不过，当器件被配置成扩展控制模式时，便不可使用较长的延迟(即经串行介面来配置)。 　　 　　CalRun引脚可指示器件是处于自校准模式或通常工作模式。 　　 　　执行自校准功能 　　 　　我们必须认识到自校准是器件“正常”运行的一部份。因此，器件的运行条件在校准时应该尽量接近“正常”运行时的条件和稳定性。换句话说，电源、温度和所有输入均应稳定地处于数据表内“运行额定值”部分中所列出的条件范围内。要想获得较大的校准精度，就必须使校准时的运行条件尽量与其正常运行时的条件相近。 　　为了获得稳定的运行条件，需加入一定程度的时间延迟。系统设计工程师必须决定这个延迟一可以从大约1～2s至几十s。正如本文第二部份所述，器件拥有内建的校准延迟功能。假如系统需动用较长的延迟，那么CAL输入引脚便可以用来进一???延迟校准周期的起始时间。这个操作很简单，用户只需在上电时将CAL引脚保持在高位，直至获得所需的延迟为止。CAL引脚再一次从低循环到高前，器件将会一直保持等待状态，之后才会启动上电校准周期。 　　CAL的输入“低一高周期”所需的时间可以在数据表中的交流电气特性表中找到。除了一些阻碍校准发生的因素外，这种方法不会干扰到器件的其他特性。虽然这延迟是通过CAL输入来产生，但仍可考虑成是在获得正静性能前必须进行的上电校准。 　　为了获得精确的校准，必须把关键的变量稳定下来。除了环境条件(电源和温度)外，器件的其他运行条件也必须被稳定下来。以下是一些具体的要求： 　　时钟输入必须被稳定(这包括没有执行DCLK_RST)； 　　模拟输入处于指定的范围内(可在运行额定值部份中找到)，但频率则没有关系一包括直流； 　　当校准在执行期间，绝不能干扰控制/配置的设置； 　　对于ADC08D500/1000/1500来说，器件必须处于正常模式(不是DES模式)，而不限于ADC08D1020/1520和ADC083000/B3000； 　　控制寄存器绝不可被访问，即使SCLK正在生效； 　　当开始校准时，器件不应处于节电模式；当校准在进行时亦不应进入节电模式。 　　 　　自校准时的器件特性 　　 　　除了明显的信号处理路径中断外，器件在校正期间会出现其他的效应。 　　数字输出会失效； 　　系列中某些器件的DCLK输出亦会失效。 　　器件的DCLK输出一般都只用来采集数据。由于DCLK输出可能会中断，所以ASIC或FPGA在其逻辑超出采集逻辑时，就不能再以DCLK输出作为时钟信号。可是，对于那些必须把DCLK用作通用时钟的应用来说，部分新的器件可为用户提供适当的控制，以使能在校准期间继续保持DCLK的运行。然而，这种做法的代价是当DCLK仍在生效时，模拟输入终端电阻(Rterm)便不能被校准，Rterm的数值就会略微失准。因此，在上电校准时最好不要采用这种方法，但可以在随后的手动校准周期中使用这种方法。 　　在ADC08D1020/1520和ADC083000/B3000内，扩展配置寄存器中的电阻调节失效(RTD)位会决定是否让DCLK在校准期间停止。这个位的预设状态(在上电时)是停止DCLK，同时在校准期间调节Rterm。在上电校准时，必须将这个位保持在预设状态，并且预期DCLK会于校准期间停止。然后，用户可以清除这个位，以便在随后的手动校准周期执行时保持DCLK的运行。 　　 　　性能效应 　　 　　数据表中列出的器件性