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利用S2C Stratix IV TAI LM进行SoC原型验证方法学 　　 FPGA原型验证是一种在FPGA上搭建SoC和ASIC设计原型的方法学,可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。 在FPGA上搭建SoC和ASIC设计原型已经成为验证硬件设计和早期软硬件协同设计的主流方法学。 现在的设计者都已经认识到了FPGA原型验证的重要性,但是设计者在进行FPGA原型验证的时候常常要面临许多挑战和困难: 　　 　　 　　1原型验证中遇到的挑战 　　 　　 (1)复杂的PCB规格 　　 为必威体育精装版的大FPGA设计PCB板不是很简单的事。比如说,Altera的Stratix IV 的大容量EP4SE820 FPGA里最多包含1760个管脚,1120个用户IO,它要求至少18层的PCB。这些FPGA工作时需要多种电压,如果设计中包含不同的IO标准,那么PCB板需要支持到最多5种不同的电压。 而在一个PCB板上实现多颗FPGA的设计, 则更是增加了设计的复杂性。 　　 (2)调试时间长 　　 由于可能有上千个管脚需要测试,所以设计人员必须在制造前就想好一个清晰的板上测试方案。否则,一旦硬件没有按照指定规范运行,将很难找出问题出在哪里。 　　 (3)性能 　　 为了与最终产品的性能更接近,设计人员总是喜欢以实时或接近实时的速度运行FPGA原型样机。FPGA 原型的性能不一定可以达到实际SoC/ASIC的性能。一般有FPGA的限制和PCB板的限制两方面的原因。 　　 (4)可复用性 　　 再次使用现有或部分的原型可以缩短您的开发时间,降低下一个项目的风险。随着半导体工艺技术的更新和消费者所期望的功能的增加,SOC设计规模继续增长。相对应的FPGA原型也就需要升级。许多设计人员喜欢把外围接口和FPGA安放在一块板子上,但这种方法只适用于单个项目,对于设计规格大,外设接口不同的项目,就很难在另一个项目中重用。 　　 (5)设计分割 　　 当设计在一颗FPGA放不下的时候,设计的分割就是必要的。当FPGA管脚数量有限时,分割就容易出现问题,并随着FPGA数量增大将进一步放大。一般有两个主要问题:1. 如何在原型样机上连接IO和多个FPGA? 2. 如何分割设计来适应FPGA原型验证板的架构? 手工分割一个多FPGA的设计即容易出错又浪费时间。如潜在的问题包括:管脚数量不够、时钟同步差、达不到预期性能和外部管脚接入点。 　　 (6)可调试性 　　 确保设计中的故障是可调试的,最大程度减少开发过程中的调试时间。当你把设计下载到FPGA以后,基本上第一次运行是不会成功的。原因有:1. FPGA原型本身有问题 2. 设计有问题 3. 设计编译时引发更多的错误( 如错误的管脚分配)理想情况下,你首先需要一个好的测试方法来确定硬件是否运行正确,所有设计中的管脚功能正常。 那么,就需要外部逻辑分析仪和或内在逻辑分析(如赛灵思的Chipscope)来侦测故障所在。然而,有时候把内部信号引到外部检测的过程是非常的繁琐的。此外,如今大部分内部逻辑分析仪不支持那些映射到多颗FPGA的设计,这使得调试工作更加困难。 　　 　　2S2C Stratix IV TAI LM的特点 　　 　　 S2C Stratix IV TAI LM是S2C的第四代SoC/ASIC原型验证硬件平台,能够在单板上安装两颗或者一颗Altera Stratix-4 820E/530E FPGA来满足设计规模从5.3M到16.4MASIC门的验证需要.和S2C的前一代TAI LM相比,新的S4 TAI LM增强了功耗管理,噪声屏蔽,板级扇热机制使得您的系统级原型验证能够获得比以前更高的性能和稳定性. 　　 (1)可扩展的超大规模逻辑容量 　　 单块S2C Stratix IV TAI LM最多可以支持到16.4M的ASIC门,66M的FPGA内部存储器容量.并且板上每块FPGA还配有标准的SO-DIMM200 DDR2专用插槽或者SO-DIMM204 DDR3专用插槽以支持用户进行外部海量存储器的访问需要。S2C Stratix IV TAI LM还可以通过多块单板上下堆叠的方式进一并进行逻辑容量的扩展,以满足日益增长的SoC和ASIC的设计规模的原型验证需要。 　　 (2)高性能以及稳定性 　　 S2C Stratix IV TAI LM在日本的领先PCB设计厂商Japan Circuit做过严格的高速PCB仿真,以确保Stratix IV TAI LM支持高速的板级应用需要。在板级噪声屏蔽方面, Stratix IV TAI LM做了专门的电源和信号的隔离.通过板上的智能电源管理模块可以动态的调整FP