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利用重新排序型控制器提升DDR SDRAM效率 　　 高速双倍数据速率(DDR) SDRAM厂商一般均使用峰值数据传输速率来指定器件规格。比如,如果某厂商把产品命名为DDR3-1600,则意味着该厂商将规定该SDRAM器件的峰值传输速率定为 1,600 MT/s。 　　虽然这些器件确实能够达到所规定的传输速率,但在实际工作负载情况下却不能持续保持该速率。原因在于行地址冲突、数据总线转换损耗、写恢复等都会降低器件的峰值传输速率。 　　更为糟糕的是,随着速度更快的新一代SDRAM的诞生,上述性能衰减情况造成的不良影响会进一步加剧。为此,采用简单顺序调度算法的存储控制器可能达到的持续传输速率基本上会低于指定的峰值。不过,采用更先进的重新排序调度技术可以克服这些性能衰减因素,确保您的存储器在实际应用中能够提供出色的持续数据传输速率。 　　利用 Virtex??-6,赛灵思推出了首款专为 FPGA 而优化的重新排序型 DDR SDRAM 存储控制???。该新型控制器使 Virtex-6 用户能够充分利用必威体育精装版一代 DDR SDRAM 技术所带来的大容量、高性能及低功耗等优势。 　　从表面上看,DDR SDRAM 器件不过是个读/写存储器。但事实上,当前的 DDR SDRAM 器件非常复杂。DDR SDRAM 必须生成非常精确的地址、命令和数据序列,并同时满足大量时序要求。实现高DDR SDRAM 性能还要求在允许的最短时序内执行指令流水线。 　　 　　1DDR SDRAM内外 　　 　　影响存储器性能的衰减因素具有什么特性?为何提升峰值传输速率会加剧其影响? 　　如图1所示,基本的 DDR SDRAM 存取是让存储控制器向存储器发送一个带有激活命令的行地址,等待RAS到CAS延迟时间(即行地址和列地址选通脉冲之间的时钟周期数),然后发送列地址以及一个读取或写入命令。完成这一请求需要等待CAS延迟时间,然后对数据采样用于读取或提供数据用于写入。一旦数据传输完毕,控制器会发出一条预充电命令来关闭活动行。在预充电间隔之后,控制器可能会再发出一条激活命令。 　　 此后,控制器可能会在无预充电―激活序列的情况下发出多条读取或写入命令。这种情况一般被称为快页模式访问。 　　由于快页模式避开了费时耗电的激活预充电序列,因此其效率极高,但这种访问仅限于同一行地址内。如果工作负载要求访问多个不同的行地址,则每次访问之间都必须产生激活―预充电序列。在这种情况下,持续传输速率就会比较低,甚至远远低于峰值传输速率。 　　DDR SDRAM 被排列(或分割)成一系列相同大小的准独立区域。DDR3 DRAM 有8个库。对不同库的存取可能会出现交叠。比如,如果工作负载要求在读取库1之后立即读取库2,存储控制器会先向库 1 发送行地址和激活命令,然后向库2发送行地址和激活命令。在RAS到CAS延迟时间之后,控制器会为首次读取发送列地址和命令,然后为第二次读取发送列地址和命令,等待CAS时延,然后传输两个无缝的数据突发。假定工作负载逐步通过上述两个库,就可以持续峰值传输速率进行扩展。 　　除了能够避免因行地址冲突导致的大幅性能衰减,重新排序存储控制器还可以应对写恢复和总线转换导致的性能衰减。 　　实现较高DRAM性能的最佳方法则是设法将工作负载进入快页模式或滚动库(rolling-bank)模式。不过这种方法在很多情况下都不可行。处理器一般会生成很难用这种方式加以处理的准随机工作负载。 　　如果工作负载要求接连访问同一库中的不同行地址(行地址冲突)之后,接着访问某个不同的库,则简单的顺序存储控制器会对所有三次访问进行串行化处理。由于第二次访问需要经过预充电―激活过程,这样做会导致效率严重下降。与此相反,重新排序型存储控制器可以先为第一次访问发送激活命令,然后再为第三次访问发送激活命令。重叠这些访问即可提升效率。 　　图2阐述了这一构想。如图所示,先按序执行,然后把第二次请求移到第三次之前。可以看出,重新排序序列比顺序序列先完成。 　　除了能够避免行地址冲突导致的大幅性能衰减,重新排序型存储控制器还可以应对写恢复和总线转换导致的性能衰减。在写入周期末期,DRAM内部正忙于将数据写入阵列。虽然相邻的写入操作可以按照峰值速率处理,写入操作之后的读取操作必须等到DRAM阵列中的写入完全结束。而这就引发了写入恢复规范问题。 　　DDR SDRAM采用双向共享总线结构。该总线的一端连接控制器,另一端一般连接2至4个双列直插内存模块(DIMM)。该总线的电气长度为大约5英寸,会导致约1 ns的总线传输延迟。总线驱动器停止驱动的时候,会在总线上形成一个短时脉冲干扰。一般来说,需要两倍的总线延迟时间这种短时脉冲干扰才会消失。 　　DDR SDRAM