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基于CPLDWatchDog电路设计 　　[摘 要]论述了基于CPLD的WatchDog设计,该设计实现对主机CPU运行状态的监控,若看门狗电路在规定时间内未收到主机CPU的”喂狗”信号,则输出复位信号复位主机CPU,主机可通过配置专用寄存器设置看门狗”喂狗”时间。由于采用VHDL硬件描述语言,容易使设计与其它逻辑设计集成在一起,达到模块化和可重用的效果。 　　[关键词]CPLD VHDL 看门狗 　　[中图分类号]TP[文献标识码]A[文章编号]1007-9416(2010)02-0023-02 　　 　　Design of WatchDog Based on CPLD 　　(Security and Prevention Department, Chinese People’s Public Security University, Beijing 102416) 　　[Abstract:]A type of Watchdog based on CPLD (Complex program logic device) was carried out, which could be applied to inspect the run status of host CPU. When in the certain time the “feed dog” signal could not be sent to it by the host CPU, the Watchdog would reset the host CPU. Moreover, the modularization and reuse were easily to realize for the using of VHDL (Very-High-Speed Integrated Circuit Hardware Description Language). 　　[Key words]CPLD VHDL WatchDog 　　 　　随着现代工业控制或通信系统复杂度的提高,各种嵌入式系统已被广泛应用[1-3]。由于使用环境多样,各种外界干扰和电源抖动对系统的稳定性提出了极大挑战,看门狗电路可以很好地监视电源电压,当系统受到干扰或程序异常时及时给系统提供复位,以防止系统“死机”。通常看门狗电路有集成的芯片,但考虑到目前多数系统设计中都采用CPLD+CPU的设计模式,因此本文设计了一种基于CPLD的看门狗电路。该电路容易与译码电路或其它控制电路集成到一起,既可减少体积也会降低成本。 　　1 电路设计特点 　　本设计采用Xilinx公司95系列CPLD (XC9572XL),通过专用EDAProject Navigator 4.1软件进行编程测试,修改方便,可任意配置自己所需波形。 　　我们设计的看门狗电路有以下一些基本特点: 　　(1)由于计数器的位翻转是高低交互的,所以可用于高电平复位,也可用于低电平复位; 　　(2)可以通过配置寄存器打开或关闭看门狗; 　　(3)可以通过配置寄存器复位看门狗计数器; 　　(4)可以通过配置寄存器设置看门狗工作的延时时间,典型值为8ms、16ms、32ms、64ms。 　　2 基于CPLD的看门狗电路设计 　　2.1 工作原理 　　在规定时间内未收到CPU对看门狗计数器的复位指令,看门狗认为CPU出现异常,则输出信号复位CPU。CPLD上电后,由于外部复位信号的作用看门狗进入工作状态,并且看门狗计数器的值被复位成全“1”,计数器开始依次减法翻转,直到最高位的计数值翻转成“0”,CPU进入复位状态,等计数器再次翻转到“1”时,CPU开始工作。在规定时间内(8ms、16ms、32ms、64ms),若CPU没有发出指令复位看门狗的计数器,则看门狗计数器的最高位又翻转到“0”,使CPU进入复位状态,若CPU在规定时间内发出指令复位看门狗计数器,则看门狗计数器被复位成全“1”,CPU可以继续工作。 　　2.2 内部逻辑 　　Xilinx CPLD具有丰富的逻辑资源,可以实现较复杂的组合电路和时序电路。看门狗电路主要由计数器、控制寄存器、选择器、与门等电路组成。计数器对外部频率计数以达到延时的效果,控制寄存器控制看门狗的运行状态,包括看门狗的使能、看门狗计数器的复位、看门狗延时时间的选择等,选择器选择看门狗的延时时间,与门电路实现复合逻辑控制,用于两个源信号控制一个输出信号。电路的内部逻辑如图1所示。 　　2.3 状态寄存器 　　状态寄存器用于控制看门狗的运行状态,我们对其各位定义如下: 　　其中,状态寄存器中的每一位都控制看门狗以实现不同功能,我们将其定义如下: 　　S0:和S1一起控制选择