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基于CPLD多波形发生器设计 　　[摘要]设计采用硬件编程语言VHDL,设计方波?三角波和正弦波,利用QuartusⅡ7.2软件对三种波形的程序进行仿真,通过CPLD芯片EPM1270T144C5和DAC0832及放大器实现信号的传输,最后示波器完成波形的显示。采用VHDL语言设计的电路能够灵活地修改参数,而且极大地提高了电路设计的通用性和可移植性。 　　[关键词]波形CPLDVHDLDAC0832 　　中图分类号:TN911.75文献标识码:A文章编号:1671-7597(2009)1110049-02 　　 　　在现代电子电路的应用中,各类频率的应用非常的广泛,同时对频率的要求也比较高,最常用的波形是三角波、方波和正弦波,其产生方法一般有以下几种: 　　(1)采用专门的波形发生器,比如ICL8038,如果在配合上数字电位器,可以方便的实现频率可调。 　　(2)采用传统的直接频率合成技术。这种方案实现快速频率变换,但结构复杂、体积庞大、成本高,且容易产生过多的杂散分量。 　　(3)采用可编程器件来实现电路,用存储器存储波形的量化数据,CPLD产生不同频率的脉冲输出,按照频率的变化当作地址值去读取存储器相应地址单元里的量化数据,经D/A转换和幅值控制,再通过低同滤波器可得所需波形。 　　本文采用软硬件相互结合的方式,可在一定程度上方便地修改程序,改变各类参数。 　　 　　一、总体设计 　　 　　在该方案设计中,CPLD采用Altera公司MAXII系列的EPM1270T144C5芯片,VHDL程序总体电路如图1所示。 　　 　　二、硬件设计 　　 　　图1中由CPLD中输出的8位的信号,经DAC0832[1]变换成为模拟信号。由于DAC0832属于电流输出型的器件,因此在实际输出的过程中必须采用电流――电压变换电路。为了保证获得足够大的电压输出,一般可以采用运算放大器[2-3]进行变换。为了保证信号足够的强,在实际中一般采取两级放大电路进行工作,其电路图如图2所示。 　　 　　三、软件设计 　　 　　本系统采用VHDL语言[4-10]来产生三种波形――方波、三角波、正弦波。在产生这三种波形时统一采用电路板上已经提供的时钟――50MHz的方波作为时钟。在产生这三种波形时采取不同的方式。 　　 　　(一)方波信号的产生 　　方波信号的产生可直接对时钟信号进行分频得到,程序流程图如图3所示。 　　 　　(二)三角波信号的产生 　　三角波的产生在一般情况下跟所采用的DAC的精度有关,本设计采用的DAC是DAC0832,8位输出,三角波的输出应该是在计数器每来一个脉冲后,其计数器中的数值应该加1或者减1。这样,才能保证取值的连续性。其次,三角波的输出必须占用8为数字位,因此在输出上为了观察到三角波的存在,必须使用DAC转换,在经过DAC转换后,由于DAC的输入是离散的数字化的,因此造成输出信号在频率比较低的情况下容易出现一个个小的跳变,显得不是很连续。因此在DAC输出的情况下,还必须加上一定的滤波电路。在实际中如果需要加大三角波的频率,可以采用跳过计数值的方法,这种方式在高频时可以采用。如果在实际编写程序的过程中,出现方波毛刺比较多的情况下,可以采用软件滤波的方式。其流程图如图4所示。 　　其仿真波形如图5所示。 　　 　　(三)正弦信号的产生 　　正弦信号在实际中是应用最为广泛的一类信号,因此在各类信号发生器中是必不可少的信号。正弦信号取值不是线形的,一般采取把正弦信号在不同相位下的取值保存下来的办法。同时,正弦信号产生的精度也和采样点的数目有关,在实际中,采样点越多越密集,所产生的正弦信号就越接近于理想的正弦信号,其VHDL语言编程如下: 　　entity sine is 　　port(clr,clk:in std_logic; 　　 q:out std_logic_vector(7 downto 0)); 　　end sine; 　　architecture jg of sine is 　　signal qqq: std_logic_vector(7 downto 0); 　　begin 　　process(clr,clk) 　　 variable qq: integer range 255 downto 0; 　　variable a:integer range 0 to 63; 　　begin 　　if clr=0then 　　qq:=0; 　　elsif clkevent and clk=1then 　　if a=63 then 　　 a:=0; 　　else 　　 a:=a+1; 　　end if; 　　case a i