EDA课程设计报告基于CPLD的智力竞赛抢答器.doc

目录 一、总体思路 1 二、各级模块设计 2 1、抢答启动模块 2 2、选手抢答模块 7 3、加减分模块 11 4、显示模块 17 5、蜂鸣器 19 三、调试步骤 21 四、总结与体会 23 五、原理图 23 六、参考文献 25 一、总体思路 CPLD为复杂可编程逻辑器件，通过EDA技术对其进行编程，可将一个较复杂的数字系统集成于一个芯片中，制成专用集成电路芯片，并可随时在系统修改其逻辑功能。 智力竞赛抢答器，分为5个模块：选手抢答模块、抢答启动模块、加减分模块、显示模块、蜂鸣器控制模块。 图（一）总体框图 抢答启动模块包括：复位和记时，用于启动抢答和启动定时。输出信号给选手识别模块，并显示剩余时间。选手抢答模块具有识别与锁存功能，并输出选手号给显示模块。加减分模块用于存储各个选手的分数，并输出给显示模块。蜂鸣器控制模块则对超时和抢答成功鸣声报警。显示模块用于输出抢答剩余时间、抢答模块、选手得分。 二、各级模块设计 1、抢答启动模块 抢答启动模块由控制抢答启动的复位键和控制定时的两个定时启动键。定时时间为5秒和20秒两种，分别由两个键控制。主持人按下复位键启动抢答，并完成置数。定时启动键则在置数信号有效的情况下，读入定时初值，进行减1操作，开始倒计时。 本模块程序： 抢答启动 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY START_5_20 IS PORT(CLK1,RST,START5,START20:IN STD_LOGIC; B,A:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --输出定时初值 S_FLAG:OUT STD_LOGIC); --置数信号 END ENTITY; ARCHITECTURE ONE OF START_5_20 IS SIGNAL DATAIN:STD_LOGIC_VECTOR(1 DOWNTO 0); TYPE ST_TYPE IS (ST0,ST1,ST2); --定义状态 SIGNAL C_ST:ST_TYPE; BEGIN DATAIN=START5START20; --两个输入信号放在一起判断 PROCESS(RST,CLK1) BEGIN IF RST=0 THEN --复位 B=0000;A=0000;C_ST=ST0;S_FLAG=0; ELSIF CLK1EVENT AND CLK1=1 THEN CASE C_ST IS WHEN ST0= IF DATAIN=01 THEN C_ST=ST1; --输入信号为01，转ST1状态 S_FLAG=1; --置数信号有效 B=0000;A=0101; --定时初值“05” ELSIF DATAIN=10 THEN C_ST=ST2; --输入信号为10，转ST1状态 S_FLAG=1; --置数信号有效 B=0010;A=0000; --定时初值“20” ELSE C_ST=ST0; --输入信号为11，保持ST0状态 END IF; WHEN ST1=IF DATAIN=11 THEN C_ST=ST0;--防按键抖动，为11时才转ST0状态 S_FLAG=0; --置数信号无效 ELSE C_ST=ST1; --按键没弹起，继续等待 END IF; WHEN ST2=IF DATAIN=11 THEN C_ST=ST0;S_FLAG=0; ELSE C_ST=ST2; END IF; WHEN OTHERS=C_ST=ST0;B=0000;A=0000; END CASE; END IF; END PROCESS; END ARCHITECTURE; 定时控制 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DE_COUNT IS PORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC;