课程设计基于fpga的数字频率计的设计.doc

目录 1 引言 2 2 FPGA及Verilog HDL 2 2.1 FPGA简介 2 2.2 Verilog HDL 概述 3 3 数字频率计的设计原理 3 3.1设计要求 3 3.2频率测量 3 3.2.1时间门限测量法 4 3.2.2标准频率比较测量法 4 3.2.3 等精度测量法 4 3.3方案提出及确定 4 3.4系统设计与方案论证 5 3.4.1测频控制信号发生器设计 6 3.4.2寄存器设计 6 3.4.3计数器的设计 6 3.5小结 7 4 数字频率计的设计 7 4.1功能模块设计 7 4.1.1分频器模块 7 4.1.2测频控制信号发生器模块 7 4.1.3 32位锁存器模块 8 4.1.4译码器模块 8 4.1.5十进制计数器模块 9 4.1.6用原理图描述的模块 9 4.2 顶层文件 11 4.3小结 13 5 软件的测试 13 5.1测试的环境 13 5.2调试和器件编程 13 6 硬件设计 13 6．1 EPF10K30ATI144-3 FPGA芯片简介 13 6．2 EPC2配置芯片简介 13 6.3配置模式 14 6.4下载方式 14 6.5硬件电路原理图设计 14 6.6频率测试 16 7 结论及展望 16 7.1结论 16 7.2展望 16 致 谢 17 参考文献 18 附 录 19 基于FPGA的数字频率计的设计 摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就运用V语言，实现8位数字频率计，并利用集成开发环境进行编辑、综合、波形仿真，并下载到器件中，经实际电路测试，该系统性能可靠在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着的广泛应用，以EDA工具作为开发手段，运用HDL等硬件描述语言语言将使整个系统大大简化提高整体性能和可靠性。???而且还能对其他多种物理量进行测量。 数字频率计是用于测量信号频率的电路。测量信号的频率参数是最常用的测量方法之一。实现频率测量的方法比较多， 在此我们主要介绍三种常用的方法： 时间门限测量法、标准频率比较测量法、等精度测量法。 3.2.1时间门限测量法 在一定的时间门限T内，如果测得输入信号的脉冲数为N， 设待测信号的频率为fx，则该信号的频率为 改变时间T，则可改变测量频率范围。例如，当T=1s, 则fx=N(Hz)；T=1ms，则fx=N(kHz)。 3.2.2标准频率比较测量法 用两组计数器在相同的时间门限内同时计数，测得待测信号的脉冲个数为N1、已知的标准频率信号的脉冲个数为N2，设待测信号的频率为fx, 已知的标准频率信号的频率为f0；由于测量时间相同，则可得到如下等式： 从上式可以得出待测频率的公式为 标准频率比较测量法对测量时产生的时间门限的精度要求不高，对标准频率信号的频率准确度和频率的稳定度要求较高，标准信号的频率越高，测量的精度就比较高。该方法的测量时间误差与时间门限测量法的相同，可能的最大误差为正负一个待测信号周期，即Δt=±1/fx。 3.2.3 等精度测量法 等精度测量法的机理是在标准频率比较测量法的基础上改变计数器的计数开始和结束与闸门门限的上升沿和下降沿的严格关系。当闸门门限的上升沿到来时，如果待测量信号的上升沿未到时两组计数器也不计数，只有在待测量信号的上升沿到来时，两组计数器才开始计数；当闸门门限的下降沿到来时，如果待测量信号的一个周期未结束时两组计数器也不停止计数，只有在待测量信号的一个周期结束时两组计数器才停止计数。这样就克服了待测量信号的脉冲周期不完整的问题，其误差只由标准频率信号产生， 与待测量信号的频率无关。最大误差为正负一个标准频率周期，即Δt=±1/f0。 3.3方案提出及确定 方案一: 采用小规模数字集成电路制作 被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间内输入信号才通过主控门，若时基信号周期为T，进入计数器的输入脉冲数为N，则被信号的测频率其频率F=N/T，其原理方框图如图3-1所示 被测信号 图3-1 方案一测频