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MicroBlaze软核处理器接口 何宾 2012.02 MicroBlaze软核处理器接口 本章详细介绍了MicroBlaze软核处理的接口，这些接 口包括： (1) AXI4接口; (2) PLB接口; (3) LMB接口; (4) FSL接口; (5) XCL接口; (6) 调试接口和跟踪接口。 这些接口提供了软核处理器与片上、片外外设和存储 器的灵活接口。此外，接口也提供了点对点的或者共享 总线的数据传输方式。 MicroBlaze接口概述 MicroBlaze处理器结构采用哈弗结构，即为数据和 指令访问提供了独立的总线接口单元。MicroBlaze处理 器支持下面四种存储器接口： 本地存储器总线（LMB）； AMBA AXI4接口（AXI4）； IBM处理器本地总线（PLB）； Xilinx的CacheLink（XCL）接口； MicroBlaze软核处理器接口 LMB提供了以单时钟周期访问双端口存储器的能 力。 AXI4和PLB提供了片上和片外外设和存储器的接 口。CacheLink接口和外部存储器控制一起用作专门用 途。MicroBlaze处理器支持最多16个简单快速链接FSL 或者AXI4-Stream接口端口，每一个端口有主和从接口。 MicroBlaze软核处理器接口 MicroBlaze处理器能配置成下面的总线接口： ARMA AXI4接口； 32位版本的PLBV4.6接口； LMB提供简单同步协议用于高效的BRAM传输； FSL或AXI4-Stream提供快速无需仲裁的流通信机制； XCL提供在缓存和外部存储器控制器之间的快速从设备仲裁的流接口； 调试接口和处理器调试模块（MDM）一起使用； 跟踪接口用于性能分析； AXI4接口 --存储器映射接口 MicroBlaze AXI4存储器映射的外设接口 （M_AXI_DP，M_AXI_IP）实现32位的主接口。这些 接口只发出单个地址，所有的交易按顺序完成。 (1) 指令外设接口只执行单字读访问，总是设置使用AXI4-Lite子 集； (2) 数据外设接口执行单字访问，默认设置使用AXI4-Lite子集， 当使能用于LWX和SWX的互斥访问时，使用AXI4。通过设 置合适的字节选通，可以执行半字和字节写操作； AXI4接口 --存储器映射接口 AXI4存储器映射的缓存接口（M_AXI_DC， M_AXI_IC）可以实现32位、128位或者256位的主设备 （取决于缓存行的长度和数据宽度参数）。 (1) 作为32位主设备，指令缓存接口执行4字或8字（取决于缓 存行长度）猝发读访问。作为128位或256位主设备，只执 行单个读访问。当使能流缓存时，这个接口能提供最多2个 地址或者8个地址。 (2) 作为32位主设备，数据缓存接口执行单字访问或4/8字猝发 访问（取决于缓存行长度）。当使用写通过缓存时，不执 行写猝发访问。通过设置合适的字节选通，可以执行字、 半字和字节写操作。当读时，接口最多发出2个地址，而当 写时，最多发出32个地址。使能互斥访问用于LWX和SWX 指令。 AXI4接口 --存储器映射接口 M_AXI_DP、M_AXI_IP、M_AXI_DC和 M_AXI_IC接口信号功能一样，表4.1给出了M_AXI_DP 端口的信号及功能。更具体的功能可以参看第二章的 内容。 AXI4接口 --存储器映射接口 AXI4接口 --存储器映射接口 AXI4接口 --存储器映射接口 AXI4接口 --流接口 MicroBlaze AXI4-Stream接口 (M0_AXIS..M15_AXIS, S0_AXIS..S15_AXIS) 实现32位主设备或从设备。 Mn_AXIS_TLAST，Sn_AXIS_TLAST信号直接对 应于同等的FSLn_M_Control和FSLn_S_Control信号。 AXI4接口 --流接口 1．写操作 MicroBlaze通