三峡大学_CPLD与电子CAD报告及模版.doc

CPLD及电子CAD 实验报告 班 号： 网选 XX 班 序 号： ___ xxx____ 学 号： ___XXXXXX___ 姓 名： ___黄胜天___ 同组同学姓名： ___XXXXXX___ 三峡大学电气与新能源学院 CPLD及电子CAD 前言说明 　CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。功能强大、设计灵活 　　VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 支持广泛、易于修改 　　由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。 ]IS 说明区 BEGIN 顺序语句 END PROCESS[进程标号]; 6.进程举例 这里看一下24进制计数器的进程。 Library ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY jsq24_60 is port(clk: in std_logic; clr: in std_logic; en: in std_logic; c,d: out std_logic_vector(3 downto 0); carry: out std_logic); end; Architecture one of jsq24_60 is signal m,n:std_logic_vector(3 downto 0); begin Process(clk,clr,en,m,n) begin if clr=1 then m=0000;n=0000; elsif clkevent and clk=1then if en=0then if m=3 and n=2 then n=0000;m=0000;carry=1; elsif m=3 then m=0000;n=n+1; else m=m+1;carry=0; end if; end if; end if; end process; d=m; c=n; end; 通过这个24进制计数器我了解到了VHDL语言编写cpld的整体结构以及通过这个例子了解到编写程序必须注意什么。比如：结尾符号，有开头，有结束，大区间里的小区间也要有开始与结束等等， CPLD及电子CAD 第二章 并行语句、顺序语句 1.并行语句 1.在VHDL中，并行语句有多种语句格式，包括：并行信号赋值语句、进程语句、块语句、条件信号赋值语句、元件例化语句，生成语句，并行过程调用语句。 2.并行信号赋值语句：它包括简单信号赋值语句、条件信号赋值语句和选择信号赋值语句。 3.并行语句的优点：并行语句是硬件描述语言与一般软件程序的最大区别所在，所以并行语句在结构体中的执行都是同时进行的，即他们的执行顺序与语句的书写的先后顺序无关。这种并行性是由硬件本身的并行性所决定的，即电路接通电源，它的各部分就会按照事先设计好的方案同时工作。 4.并行语句有with_select_then,wh