第四讲 乘除法器地设计001.ppt

设计方法 模块功能与原理分析 模块结构与电路模型 VHDL语言设计实现 FPGA验证 原码一位乘法原理及实现 原码一位乘法的法则是： ①乘积的符号为被乘数的符号位与乘数的符号位相异或； ②乘积的绝对值为被乘数的绝对值与乘数的绝对值之积。即 [X]原×[Y]原＝(X0 ⊕Y0 )(|X|×|Y|) 原码一位乘法原理及实现 手工乘法运算 例：若[X]原＝0.1101，[Y]原＝1.1011，求两者之积。 解：乘积的符号为0 ⊕1 ＝1 手算过程如下： 1101 × 1011 1101 1101 0000 1101 .原码一位乘法原理及实现 原码一位乘法原理及实现 原码一位乘法器框图 原码一位乘法器功能模块 控制器设计 控制器功能：控制移位寄存器和16位寄存器。 端口定义： PORT (CLK, START : IN STD_LOGIC; CLKOUT,RSTALL,DONE: OUT STD_LOGIC ); 控制器设计 输入端口 CLK：乘法时钟信号 START：乘法器启动信号。信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器加载；低电平则作为乘法使能信号。 输出端口 CLKOUT:时钟控制端 RSTALL：清零端口 DONE：乘法完成标志位 控制器设计 16位锁存器设计 16位锁存器功能：存储部分积及部分积移位 端口定义 PORT ( CLK : IN STD_LOGIC; CLR : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ); 16位锁存器设计 移位寄存器 移位寄存器功能是右移一位操作。 端口定义 PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); 移位寄存器设计 1位乘法器设计 1位乘法器功能：当前数据位与另外一个操作数进行与运算。 加法器设计 8位并行加法器设计 仿真结果 原码二位乘法器设计 原码二位乘法 原码二位乘法器设计 例：设X＝＋0.100111， Y＝－0.100111，利用原码求积。 原码二位乘法器设计 原码二位乘法器设计 原码二位乘法器设计 原码二位乘法器设计 原码二位乘法器设计 补码一位乘法运算 布斯（Booth）法 假定被乘数X和乘数Y均为用补码表示的纯小数，其中X0、Y0是它们的符号位： ［X］补＝X0 . X－1X－2…X－（n-1） ［Y］补＝Y0 . Y－1Y－2…Y－（n-1） 布斯法补码一位乘法的算法公式为： ［X·Y］补＝［X］补［（Y－1－Y0）20＋（Y－2－Y－1）2－1＋（Y－3－Y－2）2－2＋……＋（Y－（n－1）－Y－（n－2））2－（n－2）＋（0－Y－（n－1））2－（n－1）］ 布斯补码一位乘法运算 布斯补码一位乘法运算 例：已知X＝0.1010, Y＝－0.1101。利用布斯法补码一位乘法求积。 解：首先将两数用补码表示：［X］补＝00.1010，［Y］补＝11.0011，而［－X］补＝11.0110。 布斯补码一位乘法运算 布斯补码一位乘法运算 布斯补码一位乘法运算 阵列乘法器设计 设X＝X3X2X1X0，Y＝Y3Y2Y1Y0，计算X·Y＝？ 基本乘加单元 定点无符号数阵列乘法器 定点无符号数阵列乘法器 TOP_ROW功能实现 MID_ROW功能实现 LOW_ROW功能实现 阵列乘法器结构描述实现 定点数除法运算 定点数除法分为原码除法和补码除法两类。 除法实现方法 ①双操作数加法器将除法分为若干次“加减与移位”的循环，由时序控制部分实现； ②采用迭代除法，将除法转换为乘法处理，可以利用快速乘法器实现除法器； ③阵列除法器，一