第六章 微处理器8086的总线结构与时序.ppt

第6章 微处理器8086的总线结构和时序 6.1 8086系统总线结构 6.1 .1 系统总线及结构 1、总线： 是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的公共通道。 2、总线分类 （1）单总线结构 （2）多总线结构 面向CPU的双总线结构 面向主存的双总线结构 双总线结构 面向CPU的双总线结构 面向存储器的双总线结构 多总线结构 系统中拥有两个以上的总线 6.1.2 8086的两种工作方式 8086微处理器采用40条引脚的双列直插式封装。采用分时复用的地址/数据总线，其部分引脚具有两种功能。8086微处理器有两种工作方式： 1、最小工作方式： 最小模式是由单微处理器组成的小系统，在这种方式中，有8086CPU直接产生小系统（存储器和I/O）所需要的全部控制信号。 这种模式是单处理机模式，控制信号较少，一般可不必外接总线控制器。 最小模式下的连接示意图 2、最大工作方式： 最大模式用于实现多微处理器系统，在这种工作方式中，8086CPU 不直接提供用于存储器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为3个状态。此为多处理机模式，控制信号较多，CPU必须通过总线控制器与总线相连来产生这些控制信号。 最大模式下的连接示意图 8288总线控制器 最大模式下， 8288总线控制器产生某些CPU不再提供的控制信号。 8288产生的信号包括： 独立的I/O控制命令：IORC、IOWC 独立的存储器控制命令：MRDC、MWTC 中断响应信号和总线控制信号 以上三组信号取代了最小模式的： ALE、WR、M/IO、DT/R、DEN、INTA 8288总线控制器逻辑框图 6.1.3 8086CPU的引线及功能 1、引脚定义的方法： 每个引脚只传送一种信息（如RD） 电平的高低代表不同的含义（如M/IO） 在不同模式下有不同的名称和定义（如WR/LOCK） 分时复用引脚（如AD15～AD0） 引脚的输入、输出分别传送不同的信息（如RQ/GT0） 2、最小模式下的主要引线 MN/MX 工作模式控制 =0（接地）：工作于最大模式； =1（接Vcc）：工作于最小模式。 1）地址总线、数据总线： AD15～AD0：三态 地址/数据复用引脚。ALE=1时作为地址线A16～A0，ALE=0时作为数据线D16～D0。 传送地址时为输出，传送数据时为双向。 A19-A16/S6-S3：输出，三态 地址/状态复用引脚。ALE=1时作为地址线A19～A16，ALE=0时作为控制信号。 2）控制总线： WR：输出，三态 写选通信号，表示CPU正在写数据到MEM或I/O设备。 RD：输出，三态 读信号，表示CPU正在从总线上读来自于MEM或I/O设备的数据。 M/IO：输出，三态 区分是读写存储器还是读写I/O端口（即地址总线上的地址是存储器地址还是I/O端口地址）。 DEN：输出，三态 数据总线允许信号。用来打开外部数据总线缓冲器。表示CPU准备好接收和发送数据 DT/R：输出，三态 表明CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制； ALE：输出 地址锁存允许信号，表示地址/数据总线上传输的是地址信号。 数据/地址分离电路(最小模式) 总线电路中常用的芯片 三态总线驱动器 驱动、隔离 单向、双向 锁存器 信息缓存（有些同时具有总线驱动能力） 信息分离（如地址与数据的分离） 三态总线驱动器 典型总线驱动器芯片 8286 / 74LS245 —— 8双向总线驱动器 内部包含8个双向三态门 锁存器 典型锁存器芯片 8282 / 74LS373 —— 具有三态正相输出的锁存器 内部包含8个D触发器 RESET：输入 复位信号，保持4个以上时钟周期的高电平时将引起CPU进入复位过程（IP、DS、ES、SS、标志寄存器和指令队列清0，并从存储单元0FFFFH开始执行指令）； BHE/S7：输出 高8位数据总线允许。在读/写操作期间允许高8位数据总线D15～D8有效（即读/写数据的高8位）。 READY：输入 准备就绪。用于与存储器或I/O接口的同步。 =0时CPU进入等待状态（插入1个或多个等待周期）。 READY引脚的作用 3）中断请求和响应信号 INTR：输入 可屏蔽中断请求输入端，CPU要检查IF状态 NMI：输入 非屏蔽中断请求输入端， CPU不检查IF状态 INTA：输出 中断响应信号，表示CPU已进入中断响应周期。 此信号常用来选通中断向量号。 4）总线保持信号 HOLD：输入 总线保持请求。用来直接存储器存取(DMA)。当CPU以外的其他设备要求占