第四章 集成触发器与时序逻辑电路.doc

第四章 集成触发器和时序逻辑电路 第四章 集成触发器和时序逻辑电路 1 2.4.1基本触发器 2 2.4.2时钟控制电平触发器 3 2.4.3边沿触发器 7 2.4.4二进制计数器 12 2.4.5非二进制计数器 16 2.4.6中规模集成计数器 19 2.4.7 寄存器和移位寄存器 25 2.4.8用可编程逻辑器件(PLD)设计时序逻辑电路 31 2.4.1基本触发器 基本触发器：能记忆一位二进制信息的电路。 下面是能实现记忆的三种基本电路： 由第一个图可知，Q和相互交叉连接，所以二者一定为互补输出，Q=0时，＝1；反之也行。但是Q是0还1(是1还是0)不能人为确定，是随机的。 为了能明确决定是记忆0信息，还是记忆1信息，电路中引入二个输入端，RD()和SD()端。Q的状态代表触发器的输出状态。 RD()：复位端，使Q为0状态；SD()：置位端，使Q为1状态。 以与非门组成的基本RS触发器为例分析其功能。和上加了非号是表示输入低电平时，改变输出状态。当==1时，触发器的状态不变，由原状态决定。这种情况称触发器为保持功能；当=0，=1时，=1，Q＝0，称触发器为置0功能(也称复位)；当=1，=0时，=0，Q＝1，称触发器为置1功能(也称置位)；当==0同时撤除后，Q和的状态是0还是1将具有随机性。所以，在实际使用时==0这种情况应避免，通常用“禁用”或“约束”表示。 1)用基本RS触发器实现无弹跳开关连接的说明。 2)基本RS触发器用来组成功能完整，翻转可靠的各种触发器。 2.4.2时钟控制电平触发器 一、高电平触发的RS触发器(RS锁存器) 内部电路图如图所示。在基本RS触发器的基础上增加了两个与非门，所以在输入的RS上没有了非号和D下标。令CP脉冲作用之前触发器的状态为初始状态，CP脉冲作用后的状态为下一状态(次态)，和是当CP=0时用来决定触发器初态的，CP脉冲作用之前触发器的初态状态由和(CP=0时)决定。如CP=0，=0时，触发器Q=0，即置“0”；如CP=0，=0时，触发器Q=1，即置“1”。当触发器初态设置好后，和都应放在高电平，使触发器能按正常功能工作。 1)R=S=0时，CP脉冲高电平作用后，触发器的状态不变，即：=。 2)R=0，S=1时，CP脉冲高电平作用后，=1，触发器实现了置1功能。 3)R=1，S=0时，CP脉冲高电平作用后，=0，触发器实现了置0功能。 4)R=1，S=1时，CP脉冲高电平作用后，触发器状态为随机态 。而CP=1存在时，==1，这种情况应禁用。 功能的真值表表示： 二、高电平触发的D触发器(D锁存器) 由内部逻辑图可以分析功能。这里可以利用RS触发器的次态逻辑函数分析。因为原RS触发器的R端为，S端为D输入，代入公式后得： (CP高电平有效)，说明高电平触发的D触发器的次态与D端状态相同。 三、电平触发触发器的动态特性、特点及存在问题 1. 动态特性 动态特性是指：输入信号，CP脉冲及触发器输出状态Q之间翻转的时间关系，现用RS触发器为例加以说明。图示是RS触发器各处的波形图，并设每个与非门的平均延迟时间为1tpd。 1)对复位、置位端数据存在的时间要求：。 2)对RS端数据存在的时间要求：。 3)对CP高电平时间要求：为使触发器可靠翻转，。 4)CP脉冲出现到触发器状态翻转时间：Q由0→1的时间，tpdLH=2tpd；Q由1→0的时间，tpdHL=3tpd。 2. 触发特点 在CP=1高电平期间，RS的变化都会使触发器的状态产生翻转。故RS端的数据必须在CP=0期间完成转换。说明在CP=1期间，非常容易接收干扰信号，抗干扰能力差。另外，不能实现计数功能—即来一个CP脉冲，电路的状态只翻转一次。但该电路在CP=1存在的时间太长时，触发器的状态会不断地翻转或者乱翻现象。 2.4.3边沿触发器 一、上升沿触发的D触发器 也叫正边沿触发，由六个与非门组成，能实现边沿触发的主要原因 是有二条反馈线。 根据电路图作如下分析： 1)CP=0时，由于G3、G4门封锁，触发器状态不可能改变。 2)在CP=1期间、CP上升沿及CP下降沿时用表加以说明。 可见，触发器在CP脉冲作用后的次态与D信号相同，即：。在CP=1期间，有维持和阻塞作用，使触发器接收信号和状态翻转稳定可靠。 上升沿触发的D触发器逻辑符号，请注意它与电平触发器的区别。 ⑴ 输入信号建立时间tset。它表示D信号应比CP早到的时间，从图可见，该时间为：。 ⑵ 输入信号保持时间th。它表示CP上升沿到达后，D信号应保留的时间。由图可见，该时间为：。 ⑶ 触发器翻转时间tpLH或tpHL。从CP脉冲上升沿到达到Q端由低电平变为高电平之间时间：，Q由高到低时间：。 ⑷ CP脉冲的高低电平时间tCPL，tCPH，。 为此，CP