“数字电子技术基础”7时序逻辑电路的分析和设计.ppt

7 时序逻辑电路的分析和设计 7.1 概 述 7.2 基于触发器时序电路的分析 7.3 基于触发器时序电路的设计 7.4 集成计数器 7.5 移位寄存器 7.6 基于MSI时序逻辑电路的分析 7.7 基于MSI时序逻辑电路的设计 上页 下页 后退 模拟电子 [解] (1) 该电路已是功能框图。 (2) 分析各逻辑框的功能 框中为JK触发器构成的二分频电路，它的作用是输出一个高低电平各为1s的采样脉冲。 Ⅱ框中为与非门构成的控制门电路，与非门的一个输入端为未知频率信号fx，另一个输入端为采样脉冲。它控制送入计数器脉冲的持续时间为1s。 Ⅲ 框中为延时电路，利用Q端脉冲下降沿产生一个延时清零信号。 Ⅳ 框中为4个BCD计数器级联构成10000进制计数器。 Ⅴ 框中是4组BCD-七段译码显示电路，用来显示测量结果。 (3) 分析总体逻辑功能 a. 在Q=1时，计数器对未知频率脉冲信号fX进行为时1s的计数。 b. Q=0时，计数器停止计数，计数结果是在采样间隔内fX的脉冲个数。 c. 通过BCD-七段译码显示电路在数码管上显示出来，显示约1s后，延时清零信号将计数器清零，准备下阶段计数。 电路为简易频率计电路。 分析结果： 各点的工作波形 时序逻辑电路功能块设计流程与组合逻辑电路功能块设计流程基本相同。 7.7.1 时序脉冲发生电路 时序脉冲发生电路大致可分为计数器型和移位寄存器型两类。 时序脉冲发生电路是能够循环产生一组或多组时序信号的时序电路，它可以用移位寄存器或计数器构成。 1. 计数器型脉冲顺序分配器 在数字控制系统和计算机中，常需要一种按时间顺序逐个出现的节拍控制脉冲，以协调各部分的工作，能产生节拍脉冲的电路称为脉冲顺序分配器。 若要利用计数器来设计N路脉冲顺序分配电路，可选用N进制计数器，把计数器的输出接到数据分配器的地址输入端，即可在分配器的输出端获得所需要的脉冲信号。 将移位寄存器的输入和输出经过适当的反馈连接，可构成移位寄存器型脉冲顺序分配器，它产生按时间顺序依次出现在各输出端的控制脉冲。 [例1] 试用计数器和译码器设计一个能产生如图所示波形的脉冲顺序分配器。 [解] (1) 把电路分成计数器和数据分配器。功能框图 (2) 选择适当的集成器件，设计各功能块内部的电路。 由于需要3位二进制计数器，选用74LS161来实现。需要原码输出的3-8线译码器，选74LS138，输出加非门反相。 (3) 画出逻辑电路图 (a) 功能框图 (b) 电路图 2. 移位寄存器型时序脉冲发生器 可以产生任意次序的4位二进制码。 移位寄存器型时序脉冲发生器框图 是由一个4位移位寄存器及一个次态译码器组成。 次态译码器的输入取自移位寄存器的输出Q3Q2Q1Q0，其输出作为串行输入数据DSR和DSL，通过M1M0控制寄存器的移位和工作状态，通过改变次态译码电路就可以改变脉冲序列。 次态译码器的作用是根据寄存器现态输出决定其次态输出。 [例2] 设计一时序电路，产生表中所示的脉冲序列。 0 1 2 3 4 5 6 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 CP 态序表 移位寄存器可以选择74LS194。将DSR根据需要置0或置1，靠数据右移，即可获得给定脉冲序列。 [解] (1) 把电路划分成移位寄存器和次态译码电路。 (2) 选择适当的集成器件，设计各功能块内部的电路。 由态序表可得 (3) 画出逻辑电路图以及工作波形图 CP 1 2 3 4 5 6 7 8 DSR Q0 Q1 Q2 Q3 74194 CP M1 M0 CP 0 1 DSL Q0 Q1 Q2 Q3 [例3] 试用精密单稳电路4538、定时器555、计数器74290、BCD-七段译码器7447和七段数码管等元器件设计一个简易数字电容测量仪，要求测量范围0~99 nF。 [解] (1) 分析设计要求 7.7.2 一般时序电路的设计 a. 利用精密单稳电路4538，可以把待测电容C值转换为与其成正比的暂稳态时间tW。 若取电阻R为100k?，则有 tW =RC = 0.1C (ms) 在采样间隔tW时间内，计数器对已知频率脉冲信号进行计数。若选f