数字逻辑（第四章组合网络的分析与设计）.ppt

例题2 p72 设计一个判决器。设举重比赛有三个裁判， 一个主裁判和两个副裁判。杠铃完全举上的裁决由 每一裁判按一下自己面前的按钮来确定。只有当两个以上 的裁判（其中必须有主裁判）判成功时，表示“ 成功 ”的灯才亮。 试列出真值表、化简函数、设计逻辑电路图 1） 一位数字比较器 列出两个一位数A和B大小比较的真值表。 分析：一般有三种可能： AB, AB和A=B。因此比较器应有两个输入端：A和B；三个输出端：FAB, FAB和FA=B。假设与比较结果相符的输出为1，不符的为0，则可列出其真值表如表。由真值表得出各输出逻辑表达式为 1 0 0 1 0 1 0 0 0 0 1 0 0 0 0 1 1 0 1 1 F A=B F AB F AB A B 输 出 输 入 一位比较器真值表 一位比较器逻辑图 + (1) 若A3B3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB=1。 (2) 当A3=B3时，再去比较次高位A2,B2。若A2B2,则FAB=1；若A2B2，则FAB=1。 (3) 只有当A2=B2时，再继续比较A1, B1。 ……依次类推，直到所有的高位都相等时，才比较最低位。这种从高位开始比较的方法要比从低位开始比较的方法速度快。 2）多位数字比较 列比较A3A2A1 和 B3B2B1 大小的真值表 组合网络的险态 组合险态：由于组合网络中存在们电路的延时，当某一输入发生变化时在网络的 输出端可能出现舜时的干扰信号，这种现象称为组合险态。 A A F=AA A A F=A+A 例如：F=A.A=0,如果不考虑门电路的延时则， 表达式的值始终为0，事实上门电路都有延时 所以输出会是波形。即存在舜时的干扰信号。 不考虑延时的输出 有延时的输出 组合险态的发现和消除 用卡若图来发现和小出现态。 F=AB+BC 1 2 + A B B C F 当输入A=C=0时，如果B由1变为0则函数由与门“2”输出为1 转为由与门“2”输出为1。由于门电路有延时，则在转换过程中 F出现了险态。从卡若图上看，1的输出是从一个k圈跳到另一个 K圈。这两个K圈相邻但不相交。 AB C 00 01 11 10 0 1 1 1 1 1 A B B C 1 2 + A B B C 3 A C F F=AB+BC+AC AB C 00 01 11 10 0 1 1 1 1 1 A B B C A C 发现和消除险态的方法：如果发现K圈 有相邻但不相交的情况，则函数存在险态。 消除办法是：在函数中增加K圈，把相邻但不 相交的K圈连接在一起。 在原来的基础上增加一个圈，即增加一个与门。 当输入A=C=0时，如果B由1变为0则函数由与门“2”输出为1 转为由与门“2”输出为1。但由于与门3可以保持F的值始终是1 故消除可F的险态。 基本组合电路设计举例 二进制运算电路的设计 【例】半加器 能对两个一位的二进制数进行相加而求得“和” 以及“进位”的逻辑电路叫半加器 0 0 1 0 1 0 0 1 0 0 0 1 1 0 1 1 S Ci+1 A B 半 加 器 真 值 表 0 0 1 0 1 0 0 1 0 0 0 1 1 0 1 1 S Ci+1 A B 半加器真值表 【例】全加器 能对两个一位的二进制数进行相加并考虑低位来的进位，即相当于三个一位二进制数相加，得到“和” 以及“进位”的逻辑电路叫全加器 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1