Digital Logical Circuit（俞鹤伟）chapter6-b.pptVIP

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2018-07-06 发布于浙江
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74x148 8-input priority encoder Active-low I/0 Enable Input Group Select or “Got Something” Output Enable Output (to connect with EI of lower priority encoders) 74x148 Truth Table 74x148 Circuit Cascading Priority Encoders 32-inputpriority encoder 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 16 4 8 1 2 0 0 0 16 4 8 1 2 1 1 library IEEE; use IEEE.std_logic_1164.all; entity V74x148 is port ( EI_L: in STD_LOGIC; I_L: in STD_LOGIC_VECTOR (7 downto 0); A_L: out STD_LOGIC_VECTOR (2 downto 0); EO_L, GS_L: out STD_LOGIC ); end V74x148; Behavioral VHDL program for a 8-input priority encoder 6.5.4 Encoders in VHDL architecture V74x148h of V74x148 is signal EI : STD_LOGIC; --active-high version of input signal I : STD_LOGIC_VECTOR(7 downto 0); --active-high version of inputs signal EO, GS : STD_LOGIC; --active-high version of output Signal A : STD_LOGIC_VECTOR(2 downto 0); --active-high version of outputs begin process (EI_L, I_L, EI, EO, GS, I, A) variable j: INTEGER range 7 downto 0; begin EI = not EI_L; --convert input I = not I_L; --convert inputs EO = 1; GS = 0; A = 000; if (EI)=0 then EO = 0; else for j in 7 downto 0 loop if I(j)=1 then GS = 1; EO = 0; A = CONV_STD_LOGIC_VECTOR(j,3); exit; end if; end loop; end if; EO_L=not EO; --convert output GS_L=not GS; --convert output A_L=not A; --convert outputs end process; end V74x148h; * * * * * * * * * * 6.3.2 Programmable Array Logic Devices A PAL is a special case of a PLA in which the AND array is programmable but the OR array is fixed. I1 I2 F1 F4 F5 F8 Outputs An unprogrammed PAL fixed A Programmable PAL Using fuses to program the AND array of PAL. I1 I2 F1 F4 F5 F8 A programmed PAL I1I2’ + I1’I2 ……… Logic