Digital Logical Circuit（俞鹤伟）chapter6-c.pptVIP

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2018-07-06 发布于浙江
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* * * * * * * * * * * * * * * * 6.8 Exclusive-OR gates and Parity Circuits Like an OR gate, but excludes the case where both inputs are 1. XNOR: complement of XOR 2-input XOR gates 6.8.1 Exclusive-OR and Exclusive-NOR Gates X ?Y=X’Y+XY’ XOR and XNOR symbols X ? Y ? X’ ? Y’ ? (X’ ? Y)’ ? (X ? Y’)’ (X ? Y)’ ? (X’ ? Y’)’ ? (X’ ? Y) ? (X ? Y’) X ?Y=X’Y+XY’ X’ ?Y’=(X’)’Y+X’(Y’)’=XY’ + X’Y Gate-level XOR circuits ((X(XY)’)’)’+((Y(XY)’)’)’ = X(XY)’+Y(XY)’ = XY’+X’Y 6.8.2 Parity Circuits Odd parity circuit (its output is 1 if an odd number of its inputs are 1) Detects any single-bit error Parity tree Faster with balanced tree structure 6.8.6 Parity Circuits in VHDL library IEEE; use IEEE.std_logic_1164.all; entity parity9 is port ( I: in STD_LOGIC_VECTOR (1 to 9); EVEN, ODD: out STD_LOGIC ); end parity9; Behavioral VHDL for 9-input parity checker architecture parity9p of parity9 is begin process (I) variable p : STD_LOGIC; begin p := I(1); for j in 2 to 9 loop if I(j) = 1 then p := not p; end if; end loop; ODD = p; EVEN = not p; end process; end parity9p; architecture parity9p of parity9 is begin process (I) variable p : STD_LOGIC; begin p := I(1); for j in 2 to 9 loop if I(j) = 1 then p := not p; end if; end loop; ODD = p; EVEN = not p; end process; end parity9p; p j I(j) p:=not p ‘1’ example: I =“100110101” I(1) … I(9) architecture parity9p of parity9 is begin process (I) variable p : STD_LOGIC; begin p := I(1); for j in 2 to 9 loop if I(j) = 1 then p := not p; end if; end loop; ODD = p; EVEN = not p; end process; end parity9p; p j I(j) p:=not p ‘1’ ‘1’ 2 ‘0’ -- example: I =“100110101” I(1) …