EDA技术实验 教学课件 李国洪 胡辉 第2章　可编程逻辑器件与数字系统的设计.ppt

G08GJ 2.4.1　数字系统的基本模型与设计过程 1.数字系统的基本设计模型2.数字系统层次化设计与基本设计过程 G08GJ 1.数字系统的基本设计模型 图2-52　数字系统的基本设计模型 G08GJ 2.数字系统层次化设计与基本设计过程 (1)系统设计　系统设计是数字系统的设计中最高的层次。(2)电路设计　电路设计主要是确定实现系统功能的算法和电路形式，在电路级对系统的功能进行描述。(3)芯片设计　芯片设计是通过对芯片的设计与编程，实现电路设计所确定的算法和电路形式。(4)电路板级设计　电路板级设计简称PCB设计，它是在芯片设计的基础上，通过对芯片和其他电路元器件之间的连接，把各种元器件组合起来构成完整的电路系统；并且依照电路性能、机械尺寸、器件封装形式(如传统的通孔元器件或表面安装元器件)、工艺(如手工焊接、波峰焊接或回流焊接)及环境要求，确定电路板的尺寸、形状，进行元器件的布局、布线。(5)电路调试和系统调试　数字系统设计必须进行电路调试和系统调试，其目的是检查设计中存在的问题。(6)结构设计　结构设计包括机箱和面板设计。 G08GJ 2.4.2　数字系统的设计方法 1.系统分解过程与结构2.自顶向下的设计过程 G08GJ 1.系统分解过程与结构 图2-53　系统分解过程与结构 G08GJ 2.自顶向下的设计过程 (1)系统性能描述与行为模拟　设计从系统的功能和性能要求开始。(2)系统结构分解　系统结构分解是将系统分解为若干子系统，子系统又可以再分解为若干功能模块。(3)对叶子功能模块进行数据流描述　叶子模块是构成系统的最基本的模块。(4)逻辑综合与设计实现　经过以上步骤所得到的VHDL描述，针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件，与硬件的可实现性挂钩。 G08GJ 2.自顶向下的设计过程 图2-54　自顶向下的设计过程 G08GJ 2.4.3　基于FPGA/CPLD数字系统的设计规则 1.分割准则2.系统设计的可测性3.系统设计的重用性4.最优化设计5.可靠性设计 G08GJ 1.分割准则 自顶向下等层次化设计方法，首先需要对系统功能进行分割。分割过程中，若分割过粗，则不易用逻辑语言表达；分割过细，则带来不必要的重复和繁琐。掌握分割程度，可以遵循以下的原则：分割后最底层的逻辑块应适合用逻辑语言进行表达；相似的功能应该设计成共享的基本模块；接口信号尽可能少；同层次的模块之间，在资源和I/O分配上，尽可能平衡，以便结构匀称；模块的划分和设计，尽可能做到通用性好，易于移植。 G08GJ 2.系统设计的可测性 在系统设计中，应该同时考虑功能检查和性能的测试，即系统可测性。一些有经验的设计者会自觉地在设计系统的同时设计观测电路，指示系统内部的工作状态。建立观测电路应遵循以下原则：具有系统的关键点信号，如时钟、同步信号和状态等信号；具有代表性的节点和线路上的信号等。 G08GJ 3.系统设计的重用性 1)设计者应该尽可能采用同步电路进行设计，系统中应该有时钟和复位信号。2)FPGA/CPLD的结构可以提供一定数量的片上存储器块。3)复杂、系统级芯片需要各种标准的I/O接口。4)编码是数字系统设计者应该给予足够重视的一项工作。 G08GJ 4.最优化设计 由于可编程器件的逻辑资源、连接资源和I/O资源有限，器件的速度和性能也是有限的，用器件设计系统的过程相当于求最优解的过程。因此，需要给定两个约束条件：边界条件和最优化目标。所谓边界条件，是指器件的资源及性能限制。最优化目标有多种，设计中常见的最优化目标有：器件资源利用率最高；系统工作速度最快，即延时最小；布线最容易，即可实现性最好。具体设计中，各个最优化目标间可能会产生冲突，这时应满足设计的主要要求。 G08GJ 1. APEX20K系列器件的特性 1)APEX20K系列器件是第一个采用多核结构的可编程器件，集成了查找表、乘积项和嵌入式存储器。2)APEX20K系列器件的高密度性能使其具有30000～个典型可用门、个逻辑单元、442368 bit的RAM和3456个乘积项宏单元。3)APEX20K系列器件提供了低功耗设计。4)APEX20K系列器件内部带有4个灵活的锁相环时钟管理电路。5)强大的I/O口设计使其支持高速的外部存储器，包括DDR、SDRAM和ZBTSRAM；双向的I/O口执行速率为250kHz。6)APEX20K系列器件具有高级的互连结构。7)具有多种封装形式的选择。8)具有先进的软件支持，使用QuartusTM II软件支持自动布线。 G08GJ 表2-4　APEX20K系列器件特性参数 G08GJ 2. APEX20K器件的结构 (1)MegaLAB结构　APEX