微机原理精品教学（电子科技大学）第5章 存储器系统.pptVIP

总线上数据与地址线分离时的时序示例 DB0～n 地址输出 数据有效 数据 采样 R/W AB0～N DB0～n AB0～N A0～N CS R/ W R/ W 存储器 总线 D0～n * 总线上数据与地址线复用时的时序示例 ALE 地址 锁存 地址 锁存 地址 输出 数据 有效 地址 输出 数据 有效 AD0～n 数据 采样 数据 采样 R/W 总线 AD0～n ALE R/W D0～n A0～n R/W 存储器 Di Qi G 地址锁存器 * 第五章 习题 作业：10~17 思考：1 ~9 * 提问：1.访问的是存储器还是I/O;2.Y0-Y7的地址范围 虚拟地址 ——————— 物理地址 MMU 地址映射表 程序空间、逻辑地址空间 实存空间、硬件地址空间 分页 映射 * 分页技术： 页的大小固定； 虚拟地址到物理地址； 分段技术： 段的大小可变； 逻辑地址到物理地址； * 5.3.3现代计算机的四级存储结构 CPU内部高速电子线路(如触发器) 一级：在CPU内部 二级：在CPU外部 一般为静态随机存储器SRAM。 一般为半导体存储器，也称为短期存储器；解决读写速度问题； 包括磁盘（中期存储器）、磁带、光盘（长期存储）等； 解决存储容量问题； 其中：cache-主存结构解决高速度与低成本的矛盾； 主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾； * 寄存器 ＋ Cache ＋ 主存 ＋ 辅存 现代计算机中的多级存储器体系结构 * * 寄存器组 特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。 组成：一组彼此独立的Reg，或小规模半导体存储器。 RISC：设置较多Reg，并依靠编译器来使其使用最大化。 Cache 高速小容量(几十千到几兆字节)； 借助硬件管理对程序员透明； 命中率与失效率； * 存储器分层结构 cache的功效 设cache 的存取时间为tc，命中率为h，主存的存取时间为tm，则平均存取时间： ta = tc ×h +(tc + tm)×(1-h)。 【例5.1】 某微机存储器系统由一级cache 和主存组成。已知主存的存取时间为80 ns，cache 的存取时间为6 ns，cache的命中率为85%，试求该存储系统的平均存取时间。 ta =6 ns×85%+80 ns×(1-85%)=5.1+12=17.1 ns cache的命中率与cache 的大小、替换算法、程序特性等因素有关。 cache未命中时CPU还需要访问主存，这时反而延长了存取时间。 * 存储器分层结构 主（内）存 编址方式：字节编址 信息存放方式：大/小端系统、对齐方式 辅（外）存 信息以文件(file)的形式存放，按块为单位进行存取。 虚拟存储技术 * small endianness * 不同宽度数据的存储方式 按整数边界对齐存储可以保证访存指令的速度 按任意边界对齐存储可以保证存储空间的利用 * Cache技术和虚拟存储器技术 相同点： 以存储器访问的局部性为基础； 采用的调度策略类似； 对用户都是透明的； 不同点： 划分的信息块的长度不同； Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现； */42 Cache块：8～64字节 虚拟存储器块：512～几十K个字节 * 5.4 主存储器设计技术 确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等； 确定具体型号及数量 根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量 * 5.4.1 存储芯片选型 思考：若要求扩展64KB容量的内存，以下几种选择哪种最优？ 64K*1的芯片数量N＝(64K*8)/(64K*1)＝ 1*8片; 8K*8的芯片数量N＝ (64K*8)/(8K*8)＝ 8*1片； 16K*4的芯片数量N＝ (64K*8)/(16K*4)＝ 4*2片； 显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。 从总线负载和系统连接来看，第一种选择较好。 5.4.2 内（主）存储器的基本结构 存储芯片 存储模块 存储体 进行位扩展 以实现按字节编址的结构 进行字扩展 以满足总容量的要求 存储体、地址译码、数据缓冲和读写控制 位扩展：因每个字的位数不够而扩展数据输出线的数目； 字扩展：因总的字数不够而扩展地址输入线的数目，所以也称 为地址扩展； 并行存储器、多端口存储器、相联存储