Verilog地应用.ppt

计时器的设计 24小时计时器由2片60进制计数器和1片24进制计数器构成，输入CLK为1Hz（秒）的时钟，经过60分频后产生1分钟时钟信号，再经过60分频后，产生1小时的时钟信号，最后进行24分频，得到1天的脉冲送COUT输出。将两个60分频和一个24分频的输出送七段数码管，得到24小时的计时显示结果。 秒脉冲（1Hz）产生 EDA实训仪器产生的是20MHz的时钟 60和24进制计数器 倒计时的设计 请同学们根据计时器的原理设计倒计时 * * 再见！ * * * 7.1 组合逻辑电路设计应用 7.1.1 8位乘法器的设计 8位乘法器的元件符号如图7.1所示，a[7..0]和b[7..0]是被乘数和乘数输入端，q[15..0]是乘积输出端。 8位乘法器元件符号 * * 用Verilog HDL描述的8位乘法器源程序如下： module mul8v (a,b,q); input[7:0] a,b; output[15:0] q; assign q = a * b; endmodule * * 7.1.2 十六进制编码键盘设计 十六进制编码键盘的结构如图7.3所示，它是一个4×4矩阵结构，用x3～x0和y3～y0等8条信号线接收16个按键的信息，相应的编码器元件符号如图7.4所示。 x0 x1 x2 x3 y0 y1 y2 y3 3 2 1 0 7 6 5 4 B A 9 8 F E D C 图7.3 x0 x1 x2 x3 y0 y1 y2 y3 * * Verilog HDL描述如下: module hcoder(x,y,s); input[3:0] x,y; output[3:0] s; reg[3:0] s; always begin case ({x,y}) 8 s=0; 8 s=1; 8 s=2; 8 s=3; 8 s=4; 图7.4 * * 8 s=5; 8 s=6; 8 s=7; 8 s=8; 8 s=9; 8 s=10; 8 s=11; 8 s=12; 8 s=13; 8 s=14; 8 s=15; default : s=0; endcase end endmodule * * 7.1.3 译码器设计 3线-8线译码器的元件符号如下图所示，ENA是译码器的使能控制输入端，当ENA=1时，译码器不能工作，8线输出Y[7..0]译码器的输出有效电平为低电平）；当ENA=0时，译码器工作。C、B、A是3线数据输入端，译码器处于工作状态时，当CBA=000时，Y[7..0]即Y[0]=0）；当CBA=001时，Y[7..0]即Y[1]=0）；依此类推。 3线-8线译码器的元件符号 * * 用Verilog HDL描述的3线-8线译码器源程序如下： module decoder(a,b,c,ena,y); input a,b,c,ena; output[7:0] y; reg[7:0] y; always begin if (ena==1) y = else case ({c,b,a}) b000: y= b001: y= * * b010: y= b011: y= b100: y= b101: y= b110: y= b111: y= default : y= endcase end endmodule * * 7.1.4 16选1数据选择器设计 16选1数据选择器的元件符号如下图所示，ENA是使能控制输入端，当ENA=1时，电路不能工作，输出Y=0；ENA=0时，电路处于工作状态。A[15..0]是数据输入端，S3、S2，S1和S0是数据选择控制端，当电路处于工作状态时（ENA=0），若S3S2S