5数字信号处理系统设计及开发.ppt

BIT-RRL 数字信号处理系统设计与开发北京理工大学雷达技术研究所高梅国电话Email：meiguo_g@bit.edu.cn DSPs系统构成 DSPs系统构成 模/数、数/模转换器 通用或专用DSP处理器 存储器 数字输入输出 混合电路 嵌入式DSP系统例子 DSPs的选择 DSP的速度 算法和系统提供时间 速度选择最可靠的方法是对信号处理算法的“核心”功能（往往占运算量80％以上，但代码小于20％）进行编程仿真（Simulation） 数据格式 8bit补码数字示 26＋24＋21＋20=64+16+2+1=83示 -27＋25＋23＋22=-128+32+8+4=-84 -1.0到＋1.0的小数格式，最高位为-20，后续依次为2-1，2-2， 2-3，···，例如8bit小数表示 2-1+2-3=0.5+0.125=0.625表示 –20+2-2+2-4=-1+0.25+0.0625=-0.6875 DSPs的选择 数据格式 浮点数据格式 X＝(-1)s×(1.m)×2(e-127) DSPs的选择 数据宽度 定点DSP 字宽一般为16位，也有20位、24位、32位 由于芯片的集成复杂度与字宽的平方成正比，并且字宽与DSP的外部尺寸、管脚数量以及需要的存储器的宽度等有很大的关系，所以字宽的长短直接影响到器件的成本 浮点DSP 字宽为32位、40位、或48位 根据算法的精度选择 DSPs的选择 存储器结构和管理 DSP的存储器结构一般采用“哈佛”结构，并有高速缓存 几套数据存储器空间 DSP存储器从层次上分为寄存器、高速缓存、片上存储器、片外存储器等 片上存储器容量的大小是一个很重要的因素 电源管理和功耗 降低工作电压 “休眠”或“空闲”模式 可编程时钟分频器 外围控制 DSPs的选择 开发的简便性 软件开发工具(包括汇编、链接、仿真、调试、编译、代码库以及实时操作系统等部分)、硬件工具(开发板和仿真机)和高级工具(例如基于框图的代码生成环境) 汇编语言或高级语言(如C或Ada)，或混合编程 片上调试/仿真功能，IEEE1149.1JTAG标准的串行接口 成本因素 封装不同的DSP器件价格存在差别 越便宜的处理器功能越少，片上存储器也越小 价格还依赖于批量 处理器的价格在持续下跌 DSP的开发 高速实时DSPs系统开发存在2个大的难点 ①在系统的物理实现上，也就是在板级（系统）设计涉及到很多高速数字电路的设计技术 ②在软件并行度的实现上。高速数字电路的设计问题已经拥有一套比较完整的理论体系。 在实际系统设计中，一方面，设计人员的经验起到非常重要的作用，另一方面，需要好的EDA软件工具提供支持 高速数字电路的设计 必要性和必须性 精确的时序设计 热分布（电源）设计 信号完整性设计 高速数字电路理论和方法的支持 需要EDA软件支持 高速数字电路的设计 必要性和必须性 高的频率：100～500Mhz，上升沿小于1ns 反射、串扰 高成本 开发周期 高速数字电路的设计 正确的逻辑设计 功能 消除竞争冒险 精确的时序设计 考虑器件延迟 考虑印制板延迟 满足建立时间和保持时间 高速数字电路的设计－时序设计 计算‘富裕时间’tmagin 在考虑了器件手册提供的最坏情况之后，得到的时序上的一个建立或保持时间裕量 分析系统对‘富裕时间’tmagin 的需求 其要求往往随不同的系统而各异，而且和布线的情况以及负载的情况密切相关 对于一个精心设计的电路板而言，输出信号的建立(setup)时间以及保持时间(hold)的富裕量大概在0.5ns左右就够了 高速数字电路的设计－热分布设计 散热系统的考虑点 C6000芯片的板子周围的空气流速 环境温度 芯片封装与散热片的结合方式/类型 电路板的设计与布线 建立散热模型 散热片的性能曲线 高速数字电路的设计－可调试性设计 JTAG 仿真口 信号探测点 子系统的独立性 手工复位 拨码开关 高速数字电路的设计－信号完整性设计 信号完整性 过冲（上冲、下冲） 振铃 非单调性 高速数字电路理论和方法的支持 需要EDA软件支持 高速数字电路的设计－信号完整性设计 测量系统带宽要求 * * * * * *