【2017年整理】EDA实验16位二进制加减可控计数器.doc

**大学 本科实验报告 （2011-2012学年下学期） 课程名称： 　　EDA 任课教员： 　 　 系　　： 　 专　　业： 二0一一年十月八日 《EDA》课程实验报告 实验项目名称： 16位二进制加减可控计数器 系： ： 指导教员： 姓名： 学号： 成绩： 同组学员姓名： 实验地点： EDA实验室 实验日期： 16位二进制加减可控计数器设计 一、实验目的和要求 1、掌握16位二进制加减可控计数器的设计思想，完成设计； 2、熟悉QuartusⅡ对程序进行编译、调试和仿真的过程； 3、掌握VHDL语言的表达； 4、该计数器含有异步清零和计数使能功能。 二、实验内容和原理 1、实验内容： 根据实验要求，在QuartusⅡ中从所要实现的功能出发编写实验代码，并进行编译、调试和仿真。 2、实验原理： 用IF语句将加、减法计数器连接起来；以MODE作为控制信号，选择进行加法或减法运算；以RST作为异步清零信号，当RST为‘1’时将对计数器清零，即复位，这项操作是独立于CLK的，称异步；以EN作为始能信号，只有EN=1且RST无效（即RST=0），若此时有CLK信号，计数器才工作。 三、实验环境 QuartusⅡ软件 四、操作方法与实验步骤 1、分析二进制加法、减法计数器工作原理，由此设计控制信号，使计数器可控； 2、在QuartusⅡ中建立计数器工程，进行程序编写、调试、编译、仿真； 3、对实验所得的时序图形进行分析。 五、实验数据记录和处理 将程序进行仿真得到的波形图如下所示 六、实验结果与分析： 从仿真的时序图上可以看出， MODE的电平决定加操作还是减操作；RST为高电平有效，立即的将CQ置零；只有在EN为高电平且RST为低电平的情况下，CQ随着时钟上升沿的到来计数。 七、实验心得与体会 通过该实验，我初步掌握了VHDL语言的基本使用方法，熟悉了QuartⅡ软件的操作流程。 八、程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY add16 IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); COUT:OUT STD_LOGIC; MODE:IN STD_LOGIC); END add16; ARCHITECTURE behav OF add16 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQ_IN:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN IF RST=1 THEN CQ_IN:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF MODE=1 THEN IF CQ_IN65535 THEN CQ_IN:=CQ_IN+1; COUT=0; ELSE CQ_IN:=(OTHERS=0); COUT=1; END IF; ELSIF MODE=0 THEN IF CQ_IN0 THEN CQ_IN:=CQ_IN-1; COUT=0; ELSE CQ_IN:=(OTHERS=1); COUT=1; END IF; END IF; END IF; END IF; CQ=CQ_IN; END PROCESS