EDA基于VHDL24进制计数器课程设计.docVIP

实训报告 课程名称： EDA设计 学生姓名： 学 号： 专业班级： 计算机软件 2013年10 月29 日 南昌大学实训报告 学生姓名： 学 号： 专业班级： 实训类型：□ 验证 □ 综合 √ 设计 □ 创新 实训日期： 10.9.6—10.9.14 实验成绩： 一、实训项目名称 通过原理图方法以及Verilog HDL语言进行编程两种方法实现24进制计数器。 二、实训目的 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者Verilog HDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 三、实训要求 熟悉仿真开发软件Quartus II的使用； 根据功能要求，用原理图或文本输入方式完成设计； 用Quartus II做波形仿真调试； 下载至EDA试验仪调试设计。 四、实训基本原理（附源程序清单，原理图、RTL图） 一、通过Verilog HDL语言编程方法程序清单： module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK); output [3:0] Q; output RCO; input [3:0]D; input LOAD,ET,EP,CLR,CLK; reg [3:0]Q; wire EN; assign EN = ETEP; always @(posedge CLK or negedge CLR) begin if(!CLR) Q = 4b0000; else if(!LOAD) Q = D; else if(EN) begin if(Q==9) Q = 0; else Q = Q+1; end end assign RCO = ((Q==4b1001)EN)?1:0; endmodule module XS7D(DIN,DOUT); input [3:0]DIN; output [6:0]DOUT; reg [6:0] DOUT; always @(DIN) begin case(DIN) 0:DOUT = 7b1000000; 1:DOUT = 7b1111001; 2:DOUT = 7b0100100; 3:DOUT = 7b0110000; 4:DOUT = 7b0011001; 5:DOUT = 7b0010010; 6:DOUT = 7b0000010; 7:DOUT = 7b1111000; 8:DOUT = 7b0000000; 9:DOUT = 7b0010000; endcase end endmodule module COUNT24(QL,QH,CLK,RRCO); output [6:0] QL,QH; output RRCO; input CLK; wire [3:0] Q1,Q2; wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD; wire [3:0]D1,D2; wire VCC,GND; assign D1 = 4b0000,D2 = 4b0000,VCC = 1,GND = 0; ls161 u1(.Q(Q1),.RCO(RCOL),.D(D1),.ET(VCC),.EP(VCC),.LOAD(LOAD),.CLR(VCC),.CLK(CLK)); ls161 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK)); XS7D u8(.DIN(Q1),.DOUT(QL)); XS7D u9(.DIN(Q2),.DOUT(QH)); nand u3(LOADL,Q1[3],Q1[0]); nand u4(LOADH,Q2[1],Q1[0],Q1[1]); not u5(EN,LOADL); and u6(LOAD,LOADL,LOADH); not u7(RRCO,LOADH); endmodule 仿真结果： 二、原理图方法实现 仿真结果： 五、主要仪器设备、软件及耗材 安装有QuartusII的电脑一台。 六、实训步骤 1.按照课本或者资料提供的