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EDA设计 六位频率计设计
EDA技术课程设计报告
课题名称:六位频率计的设计
指导教师:
学生班级:XXXXXX
学生姓名:XXXXXX
学号: XXXXXXXXX
学生院系:XXXXXX
电子工程系
2010年6月10日
目 录
一 概述 - 1 -
(一)设计背景及意义 1
(二)设计任务与要求 1
二 六位频率计的工作原理 1
三 六位频率计的设计与仿真 - 2 -
(一)六位十进制频率计的设计与仿真 2
(二)六位十六进制频率计的设计与仿真 - 4 -
四 调试过程、测试结果及分析 7
(一)六位十进制频率计的调试过程、测试结果与分析 - 7 -
(二)六位十进制频率计扩展功能的调试过程、测试结果与分析 9
(三)六位十六进制频率计的调试过程、测试结果与分析 10
五 课程设计体会 - 12 -
六 参考文献 12
六位频率计的设计
一 概述
1.1设计背景及意义
EDA技术是以大规模可编程逻辑器件为设计载体,以硬件语言为系统逻辑描述的主要方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件设计的电子系统到硬件系统的设计,最终形成集成电子系统或专用集成芯片的一门新技术。其设计的灵活性使得EDA技术得以快速发展和广泛应用。在电子领域内,频率是一种最基本的参数,并与其他许多电参量的测量方案和测量结果都有着十分密切的关系。由于频率信号抗干扰能力强、易于传输,可以获得较高的测量精度。因此,频率的测量就显得尤为重要,测频方法的研究越来越受到重视。 频率计作为测量仪器的一种,常称为电子计数器,它的基本功能是测量信号的频率和周期频率计的应用范围很广,它不仅应用于一般的简单仪器测量,而且还广泛应用于教学、科研、高精度仪器测量、工业控制等其它领域。:
参考信号频率为1Hz;
测量频率(100kHz;
六位十六进制频率计:1Hz(4MHz;
结果用显示数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路,其原理框图如图1所示。
—2)所示:
图(3—2) 二位十进制计数器的仿真波形图
74390连接成两个独立的十进制计数器,CLK通过一个与门进入74390的计数器“1”端的时钟输入端1CLKA。与门的另一端由计数使能信号end控制:当end=’1’时允许计数,当end=’0’时禁止计数。
3.1.2时序控制器的设计与仿真
在原理图编辑框中根据图(3—4)完成电路设计,该电路由4位二进制计数器7493、4—16译码器74154和两个由双与非门构成的RS触发器。
图3—4 时序控制器的电路图
时序控制器的仿真时序波形图 如图(3—5)所示:
图3—5时序控制器的仿真波形图
3.1.3 顶层元件的设计和仿真
构建顶层文件,创建新的工程,工程命名为TOP,顶层原理图文件名为TOP.bif。在元件输入窗口的本工程目录中找到已包装好的2位十进制计数器和时序控制器,调入原理图的编辑窗中,然后构建原理图 如图3—7所示:
图 3-7 顶层文件原理图
顶层文件的仿真波形图如图(3-8)所示:
图 3-8 顶层文件的仿真波形图
(二)六位十六进制频率计的设计与仿真
1.测频控制电路VHDL描述;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY FTCTRL IS
PORT (CLKK:IN STD_LOGIC;
CNT_EN:OUT STD_LOGIC;
RST_CNT:OUT STD_LOGIC;
LOAD:OUT STD_LOGIC);
END FTCTRL;
ARCHITECTURE behav OF FTCTRL IS
SIGNAL Div2CLK: STD_LOGIC;
BEGIN
PROCESS (CLKK)
BEGIN
IF CLKKEVENT AND CLKK = 1 THEN
Div2CLK = NOT Div2CLK;
END IF;
END PROCESS;
PROCESS (CLKK, Div2CLK)
BEGIN
IF CLKK = 0 AND Div2CLK = 0 THEN RST_CNT = 1;
ELSE RST_CN
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