数字电路课程设计数字钟设计与实现.docVIP

学 号 数字电路课程设计 设计说明书 数字钟的设计与实现 起止日期： 2013年 6 月 25日 至 2013 年 6 月 28日 学生姓名 班级 成绩 指导教师(签字) 计算机与信息工程学院 2013年6月28 日  目录 一、引言.............................................. . ...... ..... 2 二、实验要求............................................ ...... ......2 三、实验目的............................................ ...... ......2 四、实验内容............................................ ...... ..... 2 五、实验原理............................................ ...... ..... 2 六、实验连线............................................ ...... ..... 3 七、数字钟VHDL文本.................................. ...... ...... 3 八、总结................................................ ...... .....11 引言 数字钟是采用数字电路实现对时、分、秒，数字显示的计时装置，广泛用于个人家庭，车站，码头、办公室等公共场所，成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英振荡器的广泛应用，使得数字钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大地方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、校时自动打铃、时间程序自动控制、定是广播、自动启闭路灯、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用有着非常现实的意义。 二、实验要求 1．具有时，分，秒，计数显示功能，以24小时循环计时。2．具有清零，调节小时、分钟功能。3. 具有整点报时功能，整点报时的同时LED灯花样显示。 1．掌握多位计数器相连的设计方法。2．掌握十进制、六进制、二十四进制计数器的设计方法。3．巩固多位共阴极扫描显示数码管的驱动及编码。4．掌握扬声器的驱动。5．LED灯的花样显示。6. 掌握CPLD技术的层次化设计方法。 四 、实验内容 1.根据电路持点，可在教师指导下用层次设计概念，将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，让几个学生分做和调试其中之一，然后再将各模块合起来联试，以培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义，以及模块元件之间的连接概念。了解如何融合不同目录下的统一设计。模块说明: 各种进制的计数及时钟控制模块（10进制、6进制、24进制）; 扫描分时显示,译码模块; 彩灯,扬声器编码模块; 各模块都是由HDL语言编写。数字钟各模块连接示意图实验原理 1．时钟计数： 秒——60进制BCD码计数； 分——60进制BCDD码计数； 时——24进制BCDD码计数； 整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出，编码和扫描部分可参照前面实验。3．扬声器在整点时有报时驱动信号产生。 4. LED灯在整点时有花样显示信号产生。 实验连线 ◎输入接口： 代表清零，调时，调分信号RESET，SETHOUR，SETMIN的管脚分别已经连接按键开关。 代表计数时钟信号CLK和扫描时钟信号CKDSP的管脚分别已经同1HZ时钟源和32HZ（或更高）时钟源相连。 Reset键为低电平复位，已经接上。 ◎输出接口： 代表扫描显示的驱动信号管脚SCAN2，SCAN1，SCAN0已经接到实验箱上的SCAN0～SCAN2，A…G接八位数码管显示模块的A～G。 代表花样LED灯显示的信号管脚LAMP0…LAMP2已经同3个LED灯相连。代表到时LED灯闪烁提示的ENHOUR接LED灯。 SETHOUR、SETMIN分别对应CPU板上的PB0、PB1 RESET对应CPU板上的RESET CLKDSP对应CPU板上的50MHz固定晶振输入LAMP对应CLK，对应IO3功能选择位[3..0]状态为0010，左端8