基于FPA的数字钟的设计.doc

数字钟的设计 学生姓名：XXX 学生学号： 2008XXXX 院（系）： 电气信息工程学院 年级专业： 20XX级电子信息工程班 小 组： XXXX 指导教师： XXXX 二零XX年X月XX日 摘 要 本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以24小时循环计数；具有校对功能。 本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。 系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零、启停功能。 关键词 数字钟,硬件描述语言,VHDL,FPGA  Abstract The design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , start and stop the digital clock. Keywords digital clock,hardware description language,VHDL,FPGA 目 录 摘 要 I Abstract II 1 题目的意义和设计的要求 1 1.1 题目的意义 1 1.2 设计的要求 1 2 设计的基本原理 2 3 设计方案 4 3.1 设计思路 4 3.2 各模块的模块图和功能 4 3.2.1 分频器模块 4 3.2.2 六进制计数器模块 6 3.2.3 十进制计数器模块 7 3.2.4 二十四进制计数器模块 8 3.2.5 译码器模块 10 3.2.6 顶层文件模块 11 4 各模块的仿真 14 4.1分频器模块仿真图 14 4.2六进制计数器模块仿真图 14 4.3十进制计数器模块仿真图 14 4.4 二十四进制计数器模块仿真图 14 4.5 译码器模块仿真图 15 4.6 顶层文件模块仿真图 15 5 结 论 16 参 考 文 献 17  1 题目的意义和设计的要求 1.1 题目的意义 现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。FPGA的数字钟，要求时