基于FPA的数字频率计.doc

玉林师范学院 课程论文 题 目： 基于FPGA的数字频率计 院 （系）： 电子与通信工程学院 专 业： 电子信息与科学技术 学生姓名：zhengyongyong 学 号： 指导老师： 年 月 日 评语 得分  基于FPGA的数字频率计 摘要 介绍了一种运用FPGA开发软件QuartusⅡ 设计的数字频率计。使用Verilog HDL硬件描述语言编程，该数字频率计能够准确的测量1 H z~ 3MH z脉冲信号, 测量误差小。 关键词: 数字频率计 fpga Verilog HDL 引言 频率测量是电子测量领域里的一项重要内容，而高精度频率计的应用尤为广泛。目前，宽范围、高精度数字式频率计的设计方法大都采用单片机加高速、专用计数器芯片来实现。本文设计的高精度频率计除了对被测信号的整形部分、键输入和最后的数码显示部分必须用硬件实现以外，其余全部采用Verilog HDL编程设计，并下载在一片FPGA(Field Programmable Gates Array———现场可编程门阵列)芯片上，整个系统非常精简，并能够达到同样的技术指标。根据不同的需要还可以重新编程下载，进行升级。FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。具有高速、精确、可靠、抗干扰性强和现场可编程等优点。 设计原理 本文设计了一个数字频率计的模型，其接口信号如图(一) 所示。 图(一)　数字频率计模型方框图 数字频率计设计框图如图1 所示, 主要由分频器、测量频率控制电路、十 进制计数器、寄存器、液晶驱动等六个模块组成。当系统正常工作时, 系统时钟经分频得到的IHZ : 标准方波信号, 作为频率测量控制电路的输人信 号,用1S 的时间使能计数器计数,将结果保存到锁存器, 就可以保证输出显示稳定。将计数值转换为ASCII码， 采用LCD12864显示待测信号的频率。 设计内容 一）源程序 1．分频计数模块 本模块主要是把50M的信号分频为1hz和1/1.2khz。。分频计数的模块的功能结构框图如图1-1所示。 图1-1 计算里程和车费模块的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： module jishu( clk,rst, clk_1s,clk_1ms2 ); input clk,rst; output clk_1s,clk_1ms2; reg clk_1ms2; reg clk_1s; reg[25:0]count_1s; reg[14:0]count_1ms2; //parameter cen_1ms2=30000; //parameter cen_1s always@(posedge clk or negedge rst) begin if(!rst) count_1s=0; else begin if(count_1s= begin count_1s=0; clk_1s=~clk_1s; end else count_1s=count_1s+1b1; end end always@(posedge clk or negedge rst) begin if(!rst) count_1ms2=0; else begin if( count_1ms2==30000) begin count_1ms2=0; clk_1ms2= ~clk_1ms2; end else count_1ms2= count_1ms2+1b1; end end endmodule 该模块定义输入输出端口如下： ■ clk： 全局时钟信号，这里为50MHz的时钟。 ■ rst： 外部复位信号。 ■ clk_1s： 由50MHZ的信号分频得到。 ■ clk_1ms2：由50MHZ的信号分频得到。 在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图2-2所示： 图2-2