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ESD  第六章 互補式金氧半積體電路之靜電放電防護技術在前面的章節中，已就積體電路的靜電放電防護，做一基本性的概念教導。在本章中，將就靜電放電防護設計做技術專業上的進一步說明，以利從事積體電路工作者，得以改善其 IC對靜電放電(ESD)的可靠度問題。 6.2 製程上(Process Level)的改進方法 　　在製程上為加強深次微米CMOS IC的ESD防護能力，目前發展出兩種製程技術以應用於量產製程中。 6.2.1 ESD-Implant Process(防靜電放電佈植製程) 　　在圖6.2-1中，顯示出兩種不同的NMOS元件結構，在左半邊的是次微米製程下的標準元件結構，擁有LDD的汲極(Drain)及源極(Source)，此LDD是用來減低MOS之汲極端在通道(channel)下的電場強度分佈，以克服因熱載子效應(Hot carrier effect)所造成的I-V特性因使長時間用而漂移的問題。但這個LDD結構做在MOS元件通道(channel)的兩端，LDD的深度(junction depth)只有約0.02μm，這等效在汲極與源極的兩端形成了兩個尖端，ESD放電作用類似於雷擊，尖端放電的現象便容易發生在LDD這個尖端結構上，當這種LDD元件用於輸出級(output buffer)，NMOS元件很容易便被ESD所破壞，即使NMOS元件在輸出設計中擁有很大的尺寸(W/L)，其ESD防護能力在HBM測試下仍常低於1000伏特。圖6.2-1 為了克服因LDD結構所帶來ESD防護能力下降的問題，製程上便發展出ESD-Implant Process，其概念乃是在同一CMOS製程中，做出兩種不同的NMOS元件，一種是給內部電路用，具有LDD結構的NMOS元件，另一種是給I/O(輸入/輸出)用，但不具有LDD結構的NMOS元件。要把這兩種元件結構合併在同一製程中，便需要在原先的製程中再加入一層ESD-Implant用的Mask(光罩)，利用此ESD-ImplantMask再加上一些額外的製程處理步驟，便可在同一製程中做出不同的NMOS元件。由於用ESD-Implant Mask做出的元件不具有LDD的結構，其結構像傳統long-channel的製程所做出的元件，故其像早期的NMOS元件一樣，能擁有較高的ESD防護能力。利用ESD-Implant Process做出來的NMOS元件擁有較深的接面深度(Junction Depth)，故其會有較嚴重的橫向擴散作用，這導致利用ESD-Implant Process做的NMOS元件不能用太短的channel length(L)。例如，在一0.6μm的CMOS製程下，ESD-Implant Process的NMOS元件最小通道長度L是1.4μm。　　另外，用ESD-Implant Process做的NMOS元件與LDD結構的NMOS元件不同，故需要額外的處理及設計來抽取這種ESD-Implant NMOS元件的SPICE參數，以利電路模擬與設計工作的進行。雖然ESD-Implant的NMOS元件會增加製程處理上的步驟，增加通道長度L，增加元件參數抽取上的處理，但這些成本上的增加卻可換來CMOS IC在ESD防護能力上的有效提昇。例如圖6.2-1所示，在相同channelwidth (W=300μm)情形下，LDD結構的NMOS元件，其ESD防護能力只有約1000V(HBM)；但ESD-Implant的NMOS元件，其ESD防護能力可提昇到4000V。　　此外，有另一種ESD-Implant的做法，如圖6.2-2所示，把一濃摻雜濃度硼(P型)打入在contact正下方N型diffusion與P-substrate接觸面之間，以降低該接面的崩潰電壓，例如在一0.35微米的製程中，可把原先約~8V的接面崩潰電壓降低到約 ~6V。因為該接面具有較低的崩潰電壓，當靜電放電出現在該NMOS元件的汲極(drain)時，靜電放電電流便會先由該低崩潰電壓的接面放電，因此該NMOS元件汲極端的LDD結構不會因靜電尖端放電的現象而先被靜電損傷。利用這種做法，NMOS元件仍可保有LDD結構，因此該NMOS元件仍可使用較短通道的channel length，而且該NMOS元件的SPICE參數跟其他的NMOS元件相同，除了接面崩潰電壓之外，不必另外抽取這種ESD-Implant的NMOS元件的SPICE參數。圖6.2-2 6.2.2 Silicided-Diffusion Blocking Process (金屬矽化物擴散層分隔製程) Silicided diffusion的主要目的在降低MOS元件在汲極與源極端的串聯雜散電阻Rd及Rs，在一沒有silicided diffusion的CMOS製程下，N+