RISC的CPU IP核开题报告.ppt

2.技术方案：CPU算术逻辑运算单元 CPU算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等基本操作运算； 利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。 2.技术方案：数据控制器 数据控制器作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容，有时要传输指令，有时要传送RAM区或接口的数据。 数据控制器何时输出累加器的数据则由状态控制器输出的控制信号 datactl_ena决定。 2.技术方案：状态控制器 状态控制器接收复位信号RST，当RST有效时，通过信号ena使其为0，输入到状态机中，已停止状态机的工作。 状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。比如：CPU何时进行读指令来读写I/O端口及RAM区等操作。 2.技术方案：程序计数器 它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中； 有两种途径可形成指令地址： 顺序执行的情况； 遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。 2.技术方案：程序计数器 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行； 每条指令执行完需要两个时钟（两个程序计数器的时钟，即INC_PC信号的两个周期），这时pc_addr已被增2，指向下一条指令（因为每条指令占两个字节）； 如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr）将装入目标地址（ir_addr） 2.技术方案：地址多路器 它用于选择输出的地址是PC（程序计数）地址还是数据/端口地址； 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址； 后4个时钟周期用于对RAM或端口的读写，该地址由指令给出；?? 地址的选择输出信号由时钟信号的8分频信号fetch提供。 2.技术方案：调试/仿真 做好仿真正确无误后，就可以把程序加载到FPGA器件的编码工具，使其变为专用的电路芯片。 如后仿真中发现有错误，可先降低测试信号模块的主时钟频率，如该问题解决了，则需要找到造成问题的关键路径，下一次在布局布线时应先布关键的路径（即在约束文件中注明该路径是关键路径后，再重做自动布局布线） 2.技术方案：调试/仿真 若还有问题则需检查各模块中是否有个别模块没有按照同步设计的原则。若是，则需改写有关的VHDL模块。重复以上工作，直到后仿真正确无误 Thanks！ RISC的CPU IP核 设计与验证 开题报告 Made by 1.调研情况 2.技术方案 1.调研情况：前辈研究成果 楼向雄（浙江大学信息与电子工程学系） 骆建军 （上海交通大学电子工程系） 程思琪（成都电子科技大学半导体专业） 设计出：一个可重利用、低功耗RISC CPU IP 核 1.调研情况：前辈研究成果 该RISC CPU IP 核采用单时钟周期，两级流水线，哈佛总线结构。在相同处理速度下, 其功耗降低至传统PIC CPU 功耗的约1/ 4。设计的IP 核用台湾联华电子(UMC) 0. 25 微米CMOS 工艺实现, 测试结果验证了文中的理论成果, 并成功地实现了该IP 核的工业化应用。 RISC CPU IP 核应用SOC 芯片版图 1.调研情况：什么是RISC CPU RISC即精简指令集计算机(Reduced Instruction Set Computer)的缩写。 从实现的途径看，RISC-CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。 2.技术方案:引言 系统芯片(System on Chip, SOC) 设计技术已经成为目前集成电路设计的主流, 而各种知识产权( Intellectual Property, IP) 核的实现则是SOC 设计的关键。在各种IP核中, CPU 核占有重要的位置,几乎所有的嵌入式系统都是以它为核心。 2.技术方案:引言 精简指令系统( Reduce Instruction Set Computer, RISC)，中央处理器( Central Processing Unit, CPU) 通过简化计算机指令功能, 采用固定长度的编码, 具有硬件实现代价少，指令吞吐率高等优点, 在嵌入式SOC 系统中得到广泛应用。 2.技术方案：课题实现意义 从IP设计技术层面看，本设计将会按照自顶向