上海交大微机考研课件-第二章微机组成及微处理器(修改稿).ppt

一、 8088的引脚功能 8088CPU是双列直插式芯片， 共有40条引脚; 引脚33 MN/MX决定工作模式: 接地，最大模式 接+5V, 最小模式 在两种模式下引脚24~31 有不同的名称和意义 最小模式的引脚信号可分成以下几类： （1）数据和地址引脚 （2）读写控制引脚 （3）中断请求和响应引脚 （4）总线请求和响应引脚 （5）其它引脚 （1）数据和地址引脚 AD7～AD0（Address/Data） ● 地址/数据分时复用引脚，双向、三态 ● 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0 ● 其他时间用于传送8位数据D7～D0 数据和地址引脚 A15～A8（Address） ●中间8位地址引脚，输出、三态 ●这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8 A19/S6～A16/S3（Address/Status） ●地址/状态分时复用引脚，输出、三态 ●这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16 ●在访问外设的第一个时钟周期全部输出低电平无效 ●其他时间输出状态信号S6～S3 （2）读写控制引脚 ALE（Address Latch Enable） ● 地址锁存允许，输出、三态、高电平有效 ● ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息 ●由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 读写控制引脚 IO/M（Input and Output/Memory） ● I/O或存储器访问，输出、三态 ●该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 ●该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 读写控制引脚 IO/M、WR 和 RD 是最基本的控制信号 组合后，控制4种基本的总线周期 读写控制引脚 READY ● 存储器或I/O口就绪，输入、高电平有效 ● 在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚 ● 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw ● CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 读写控制引脚 DEN（Data Enable） ● 数据允许，输出、三态、低电平有效 ● 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/ R（Data Transmit/Receive） ● 数据发送/接收，输出、三态 ● 该信号表明当前总线上数据的流向 ● 高电平时数据自CPU输出（发送） ● 低电平时数据输入CPU（接收） 读写控制引脚 SS0（System Status 0） ● 最小组态模式下的状态输出信号 ● 它与IO/M 和 DT/ R一道，通过编码指示CPU在最小组态下的8种工作状态： ① 取指 ⑤ 中断响应 ② 存储器读 ⑥ I/O读 ③ 存储器写 ⑦ I/O写 ④ 过渡状态 ⑧ 暂停 （3）中断请求和响应引脚 INTR（Interrupt Request） ● 可屏蔽中断请求，输入、高电平有效 ● 有效时，表示请求设备向CPU申请可屏蔽中断 ● 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽 中断请求和响应引脚 INTA（Interrupt Acknowledge） ● 可屏蔽中断响应，输出、低电平有效 ● 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 ● 中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 中断请求和响应引脚 NMI（Non-Maskable Interrupt） ■ 不可屏蔽中断请求，输入、上升沿有效 ■ 有效时，表示外界向CPU申请不可屏蔽中断 ■ 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 ■ 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务 （4）总线请求和响应引脚 HOLD ■ 总线保持（即总线请求），输入、高电平有效 ■ 有效时，表示总线请求设备向CPU申请占有总线