verilog编码风格.doc

1 编程书写和命名规范 3 1.1 文件头和修订列表 3 1.1.1 文件头 3 1.1.2 修订列表 4 1.2 联机注释 4 1.3 命名规则 4 1.3.1 module命名 5 1.3.2 端口 5 1.3.3 函数和任务 5 1.3.4 变量 5 1.3.5 测试工作台 test bench 5 1.3.6 其它 6 1.4 verilog书写风格 6 2 逻辑设计编码风格 6 2.1 能综合的语句 6 2.2 不能综合的语句 7 2.3 组合电路编码风格 8 2.4 组合电路编码风格 8 2.4.1 敏感表的使用 8 2.4.2 赋值 9 2.4.3 if语句 12 2.4.4 case语句 13 2.4.5 for语句 14 2.4.6 避免引入Latch的方法 15 2.5 时序电路编码风格 15 2.5.1 同步复位D触发器 15 2.5.2 异步复位D触发器 15 2.5.3 Latch标准写法 16 2.6 状态机编码设计风格 16 2.6.1 几种编码方式 16 2.6.2 建议的描述方法 16 2.6.3 描述FSM注意的事项 17 2.7 其它要求和建议 18 2.8 好的习惯 20 3 低功耗设计代码风格 24 3.1 clock-gating 24 3.2 Automatic Operand Isolation 25 3.3 因式分解 25 4 TestBench编码风格 25 4.1 书写testbench的一些注意事项 25 4.2文本文件中读取向量 26 4.3 文本文件中写入向量 27 5.一些典型电路的Verilog编码 28 5.1. D触发器 28 1. 带同步set的D触发器 28 2. 带同步reset的D触发器 28 5.2. D Latch 29 1. 带异步set的D Latch 29 2. 带异步set和reset的D Latch 29 5.3. 3-8译码器 30 5.4 加法器 30 5.5比较器 31 5.6多路选择器 33 5.7时钟信号的生成: 33 5.8有限状态机 34 5.9 模块实例化 35 5.10 对一个简单的ROM建模 36 5.11对一个简单的RAM建模 36 5.12单端口异步读同步写RAM 36 5.13单端口同步读写RAM 37 5.14单端口异步读写RAM 38 5.15双端口同步读写RAM 39 5.16双端口异步读写RAM 40 5.17 T触发器 41 1. 异步复位T触发器 41 2.同步复位T触发器 42 5.18计数器 42 1. 一个8位的up-down计数器。 42 2. 异步加载初值的计数器 43 3. 独热计数器（one hot counter） 43 5.19 同步FIFO 44 前言 本文主要针对上海集成电路设计中心的verilog设计编码风格给出指导性的规范。依据规范为TransEDA公司的Vncheck编码风格检查工具的检查规则，[ ]为Vncheck的规则项目。 编程书写和命名规范 文件头和修订列表 作为好的源代码，其中必须包含所有需要的信息。因此源代码中要包含文件头和修订列表（以获得修改情况）。 文件头包含以下内容： 模块名 文件名 作者名字和e-mail模块描述 需要的库 使用的仿真器--其运行平台和版本 使用的综合工具，其运行平台和版本 文件头例子： /**************************************************************** ** Title : ** Project : ***************************************************************** ** File : ** Author : name email ** Organization: ** Created : ** Last update : ** Platform : ** Simulators : ** Synthesizers: ** Targets : ** Dependency : ***************************************************************** ** Description: ***************************************************************** ** Copyright (c) notice *****************************************************************