VerilogHDL硬件描述(第三节).ppt

逻辑设计与FPGA if_else语句 if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假)决定执行给出的两种操作之一 。 Verilog 语言提供了三种形式的if语句： ① if (表达式） 语句1； ② if (表达式） 语句1； else 语句2； ③ if(表达式1) 语句1; else if(表达式2) 语句2; else if(表达式3) 语句3; ........ else if(表达式m) 语句m; else 语句m+1; if_else语句 六点说明 ： 三种形式的if语句中在if后面都有“表达式”，一般为逻辑表达式或关系表达式。系统对表达式的值进行判断，若为0,x,z，按“假”处理，若为1，按“真”处理，执行指定的语句。 第二、第三种形式的if语句中，在每个else前面有一分号，整个语句结束处有一分号。 else子句不能作为语句单独使用，它必须是if语句的一部分，与if配对使用。 if_else语句 在if和else后面包含一个内嵌的操作语句，它也可以是多个操作语句，但此时要用begin和end这两个关键词将几个语句包含起来成为一个复合块语句。 if(ab) begin out1=int1; out2=int2; end else begin out1=int2; out2=int1; end if_else语句 允许一定形式的表达式简写方式。 if(expression) 等同与 if( expression == 1 ) if(！expression) 等同与 if( expression != 1 ) if语句的嵌套在if语句中又包含一个或多个if语句称为if语句的嵌套。一般形式如下: if(expression1) if(expression2) 语句1 (内嵌if) else 语句2 else if(expression3) 语句3 (内嵌if) else 语句4 应当注意if与else的配对关系，else总是与它上面最近的if配对。如果if与else的数目不一样,为了实现程序设计者企图,可用begin_end块语句来确定配对关系。 if_else语句 if(index0) for(i=0; iindex; i=i+1) if(memory[i]0) begin $display(...); memory[i]=0; end else $display(errorindexiszero); if/else优先级编码 if-else语句实际上具有隐含的优先级。 模为60的BCD码加法计数器 case语句 case语句是一种多分支选择语句，case语句是控制表达式与另外一系列表达式分支是否匹配的一个多路条件语句。 casezx (敏感表达式） 分支表达式1：语句1； 分支表达式2：语句2； …… 分支表达式n：语句n； default: 语句n+1; endcase case语句 case括弧内的表达式称为控制表达式（也称为敏感表达式），case分支项中的表达式称为分支表达式。 控制表达式通常为控制信号的某些位，分支表达式则是这些控制信号具体状态值：分支表达式是常量表达式。注意：要用整数完整描述 case语句的行为如同一个嵌套的if语句。当控制表达式的值与分支表达式的值相等时，就执行分支表达式后面的语句。如果所有的分支表达式的值都没有与控制表达式的值相匹配的，就执行default后面的语句。 default项可有可无，一个case语句里只准有一个default项。 case语句 每一个case分项中的分支表达式值必须互不相同，否则会出现矛盾。 执行完case分项后的语句，则跳出该case语句结构，即终止case语句的执行。 要注意详细说明case分项的分支表达式值。 case语句的所有表达式值的位宽必须相等，只有这样，控制表达式和分支表达式才能进行对应位的比较。 分项后语句如果是多个操作语句，要用begin和end这两个关键词将几个语句包含起来成为一个复合块语句。 case语句 case语句 case语句通常用于微处理器的指令译码，case语句的行为如同一个嵌套的if语句。 BCD 码—七段数码管显示译码器 用casez 描述的数据选择器