理智面对学习压力_克服考试焦虑课件.ppt

闽 江 学 院 电 子 系 实 验 报 告 学生姓名xxx 班级：10级电子信息科学与技术 学 号：xxxxxxxxxx 实验题目：两位十进制计数器频率计设计 实验地点： 实验目的： 1.学会使用Quartus II 软件设计电路 2.设计两位十进制计数器频率计 实验内容： 1.基于Verilog HDL语言的显示译码器设计，频率计设计，十进制计数器设计 2.打包sjzjsq、cpkz、xsymq文件，即包装元件入库 3.设计频率计顶层电路的逻辑图并仿真 4.将设计的文件下载到芯片上 实验环境（使用的软件）： QuartusⅡ 实验步骤及操作： 1.在QuartusⅡ中实现计数器的电路 （1）为本设计项目建立文件夹mywork 位于C:\Users\daijingli\Desktop （2）输入设计项目并存盘 运行QuartusⅡ，选择File→New命令，在Verilog HDL编辑窗口中，用Verilog HDL语言编写两个十进制计数器的程序如下： module sjzjsq(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,C,C1,CP,R,EP,ET); input CP,R,EP,ET; output Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,C,C1; reg Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7; reg[3:0] QT1; always @(negedge CP) begin if (~R)QT1=4b0000; else if (EPET) if (QT14b1001)QT1=QT1+1; else QT1=4b000; else QT1=QT1; end reg [7:4] QT2; always @(negedge Q3) begin if (~R)QT2=4b0000; else if (EPET) if (QT24b1001)QT2=QT2+1; else QT2=4b000; else QT2=QT2; end always begin {Q3,Q2,Q1,Q0}=QT1; {Q7,Q6,Q5,Q4}=QT2; end and (C1,Q0,Q3); and (C,Q0,Q3,Q4,Q7); endmodule （3）编译 （4）包装原件入库 选择File→Created/Update→Create Symbol File for Current File命令。 2.在QuartusⅡ中实现测频时序控制电路的设计 利用Verilog HDL语言编写的测频控制电路的模块如下： module cpkz(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,EP1,ET1,CLR,clk,S0,S1,R); input clk,S0,S1,R; output Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,EP1,ET1,CLR; wire s0,s1,m0,m1,m2,m3; not (s0,S0); not (s1,S1); and (m0,s1,s0); and (m1,s1,S0); and (m2,S1,s0); and (m3,S1,S0); reg Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,QA,QB,QC,QD,QE,QF; reg [15:0] QT1; always @(negedge clk) begin if(~R) QT1=16b0000000000000000; else if(m0)begin if(QT116b0000000001110100)QT1=QT1+1; QT1=QT1; end else if(m1)begin if(QT116b0000001111111000)QT1=QT1+1; QT1=QT1; end else if(m2)begin if(QT116b0010011100100000)QT1=QT1+1; QT1=QT1; end else if(m3)begin if(QT116b1100001101100000)QT1=QT1+1; QT1=QT1; end end always begin {Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,QA,QB,QC,QD,QE,QF}=QT1; end wire d0,d1,d2,d3; and (d0,Q2,Q4,Q5,Q6,m0); and (d1,Q3,Q4,Q5,Q6,Q7,Q8,Q9,m1); and (d2,Q5,Q8,Q9,QA,QD,m3); and (d3,Q5,Q6,Q8,Q9,QE,QF,m3); or (CLR,Q4,Q5,Q6,Q7,Q8,Q9,QA,QB,QC,QD,QE,QF); nor (EP