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VHDL 实验一组合逻辑电路的设计
实验一 组合逻辑电路的设计
实验目的：
1.熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2．加深FPGA\CPLD设计的过程，并比较原理图输入和文本输入的优劣。
实验的硬件要求：
1．GW48EDA/SOPC+PK2实验系统。
实验内容：
1．首先利用QuartusⅡ完成2选1多路选择器（如图S1-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤。最后在实验系统上进行硬件测试，验证本项设计的功能。
图S1-1
2．将此多路选择器看成是一个元件mux21a，利用原理图输出法完成图s1-2，并将此文件放在同一目录中。
图s1-2
编译、综合、仿真本例程，并对其仿真波形作出分析说明。最后在实验系统上进行硬件测试，验证本项设计的功能。
3．以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，编译、综合、仿真本例程，并对其仿真波形作出分析说明。最后在实验系统上进行硬件测试，验证本项设计的功能。
4．七段数码管译码器（Decoder）
译码器（Decoder）的输入为位二进制代码，输出为个表征代码的状态信号。下面为一个译码器的VHDL源代码模型：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY display IS
PORT(A：IN STD_LOGIC_VECTOR(3 DOWNTO 0);
LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END;
ARCHITECTURE ONE OF display IS
BEGIN
PROCESS(A)
BEGIN
CASE A IS
WHEN 0000=LED7S=0111111;--X3F-0
WHEN 0001=LED7S=0000110;--X06-1
WHEN 0010=LED7S=1011011;--X5B-2
WHEN 0011=LED7S=1001111;--X4F-3
WHEN 0100=LED7S=1100110;--X66-4
WHEN 0101=LED7S=1101101;--X6D-5
WHEN 0110=LED7S=1111101;--X7D-6
WHEN 0111=LED7S=0000111;--X07-7
WHEN 1000=LED7S=1111111;--X7F-8
WHEN 1001=LED7S=1101111;--X6F-9
WHEN 1010=LED7S=1110111;--X77-10
WHEN 1011=LED7S=1111100;--X7C-11
WHEN 1100=LED7S=0111001;--X39-12
WHEN 1101=LED7S=1011110;--X5E-13
WHEN 1110=LED7S=1111001;--X79-14
WHEN 1111=LED7S=1110001;--X71-15
WHEN OTHERS=NULL;
END CASE;
END PROCESS;
END;
编译、综合、仿真本例程，并对其仿真波形作出分析说明。最后在实验系统上进行硬件测试，验证本项设计的功能。
实验连线：
1.恰当选择电路结构，完成上述实验连线。
实验步骤与实验调试
（一） 2选1多路选择器
1. 程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX21a IS
PORT(a,b,s:IN STD_LOGIC;
y:OUT STD_LOGIC);
END ENTITY MUX21a;
ARCHITECTURE one OF MUX21a IS
BEGIN
PROCESS(a,b,s) BEGIN
IF S=0 THEN y=a;
ELSE y=b;
END IF;
END PROCESS;
END one;
A. 这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
B . 编译通过，零错误，一个警告。
C .波形仿真输入图：
D .波形仿真结果:
E .时序分析：
由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b.
F .下载和硬件测试：
程序下载完成后，直接IO口控制输入，通过短路帽选择clock0接25
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