数字存储示波器论文.doc

数储示波论 作者：雍林、王敏杰、邓1 引言 4 2 系统总体设计方案及实现方框图 4 3 方案论证与选择 4 3.1 输入调理电路 4 3.2 A/D转换模块 6 3.3 整形触发电路 6 4 主要功能电路设计 6 4.1 衰减电路模块 6 4.2 程控电路模块 7 4.3 A/D转换模块 8 4.4 数据采集存储模块 9 4.5 整形触发电路 9 4.6 液晶显示模块 9 4.7 按键模块 10 5 软件部分 10 5.1 单片机部分程序流程图 10 5.2 FPGA设计部分 12 6 理论分析与参数计算 12 6.1 采样速率 12 6.2 垂直灵敏度 12 6.3 扫描速度 13 6.4 误差分析 13 参考文献 13 数储示波数C8051F040单FPGA作为AD603组电ADC与FPGA完成数统电储数处显块组显当扫灵频状态单FPGA的配合使用，简围线设计统稳关键词C8051F040 FPGA 高速ADC 高速运 320*240液晶显数数A/D转换软编术来发储显测资处独点广泛应检业工业现场电电气领随着电飞发数实现强大场现诸贵积重携带缓进现场编门阵FPGA既具有门阵编逻辑灵性强别杂统设计统总理框图图1所示。 图-1 系统总理框图统总理框图图1所示。本方案以C8051F040单片机及FPGA为为实现灵设级电号经变为单号经样电A/D转换电进样号也发电FPGA进行测频单过FPGA通信实现了统与数处LCD上显应参数.1 输调电 方案一：采用模拟开关CD4051AD844构成程控放大电AD844前端加上电压随器提高输图1。此方案成本低，市场应CD4051存在着导电阻频下稳统稳 图-1 方案一程控电 方案二：采用AD603构成程控放大电AD603内R-2R梯形电阻络(如图2)，加在其梯形网络输号经减器输减参考电压决定这个参考电压过单进运D/A芯片输电压从实现较数AD603带宽达90MHz满 图-2 AD603工作原理 总连续可调电简单频带满设计需设计 3.2 A/D转换块 C8051F040内ADC，控制简单内ADC0最大速率为100kspsADC2最大速率为500ksps样过低样 方案二：采用ADS830E。ADS830E是8位高速度、高精度、高带宽的A/D转换样达60Mz。每个时钟进数模转换样时钟频计数统选用LCD显块的为320240，垂直分辨率为2408位转换为256够满 综统采ADS830E对波形进.3 整形触发电为显稳须发扫号与测号发时扫题内发输测号为发发FPGA中通过软将发电平写个过显该进较当满发条产个发脉冲显较实现当号大设发电平时产发经实现了为块， 该系统由信号幅度衰减、程控放大、数据采集存储、数据处理、数据显示模块、按键模块等组成。 4.1 衰减电路模块 衰减电路由电容补偿电路，分压电阻网络组成。由于AD603增益控制口共模输入电压: 最大2.0V , 最小-1.2V，当系统所测信号幅值超出AD603输入电压范围时须电阻网络衰减得到100%、10%、1%的信号，在电阻两边并联可调电容对信号进行补偿，使输出信号不失真的跟随给定信号。继电器用8550三极管作为驱动，为了防止继电器的电流倒流现象，在三极管集电极加了二极管。为了提高输入阻抗，选用OPA2228作为电压跟随器。 图4-1 衰减电路 4.2 程控电路模块 程控电路的核心为AD603，系统中AD603的工作带宽为45MHZ。电路连接如图4-2。这种连接方式下带宽为45MHZ,增益范围:21dB到41dB。增益控制电压VG=Vc1-Vc2（-500mv≤VG≤500mv）,理论上增益与增益控制电压的关系:增益(dB)= 40VG+ 20(从0dB到40dB). 给予AD603的2脚一个固定的电压，控制1脚的输入电压即可完成AD603的信号放大作用，1脚的输入电压由单片机内部的DAC提供，控制方便。 由于ADS830E的采样电压在1.5V-3.5V间，所以ADS830E的输入信号的峰峰值需要控制在2V内，且输入信号最小电压不低于1.5V，处理方法如图4-2。 图4-2 程控放大 4.3 A/D转换模块 高速ADS830E外围电路简单，控制方便，控制采样时钟CLK即可控制采样速率，其原理图如图 图4-3 A/D转换电路 4.4 数储块 ADS830E的转换远高C8051F040的接受速率，故需经过缓冲区致发读错误的况FPGA将转换数进数据缓冲区（FIFO输数总线FIFO通过满标标给单进断是读数当满标发给单时单开始读数当号给单时读数负责整个系统个检测输频过A/D，采集电压随器动输单片机内进较计数还输这样显.5 整形触发电发电产号关的让样电输号显稳电图较器选用AD8564较AD8564具有