第五章3 TMS320C5x芯片的外部接口.pptVIP

外部接口（续1） 外部接口包括： 系统复位???? 系统控制接口 ?两个串行通讯接口 ?数据、地址总线接口 ?外部中断接口 外部DMA控制接口 ?通用I/O ?定时器输出 HPI接口（C542） 外部总线接口 介绍外部总线操作、存储器控制和I/O通道。 TMS320C54 DSP的外部总线操作包括软件等待、块切换逻辑和保持逻辑。 外部总线 外部总线控制 Hold mode 外部存储器 存储空间 外部总线 外部总线接口包括数据总线、地址总线和一些对外部存储器和I/O口控制信号线。 MSTRB信号控制存储器（程序或数据），IOSTARB信号控制I/O口；R/W信号控制数据方向。 READY 信号和软件等待状态发生器允许处理器与不同速度存储器和I/O设备连接。当与速度慢的外部设备连接时，CPU等待外部设备的准备就绪信号（READY）后才继续执行。 在一般情况下，等待状态只需要在两个不同的存储设备之间切换时插入，在这种情况下，可编程的块切换逻辑单元将自动插入一个等待状态。 在保持模式下，允许一个外部设备控制C54x DSP的外部数据总线，使用它的外部程序、数据和I/O空间。有两种类型的保持模式：正常模式和DMA模式。 当CPU指向内部存储器时，数据总线被自动置为高阻态。但地址总线和存储器选择信号（PS，DS，IS）仍保持原状态。MSTRB, IOSTRB, R/W, IAQ, 和 MSC 信号保持激活状态。 当 PMST中的 AVIS（ address visibility mode bit）置1时，内部的程序地址指向外部总线，并且 IAQ 为激活状态。当CPU 指向外部的数据或I/O空间时，外部的地址线被清0。当CPU 指向内部存储器且 AVIS 置1时，外部的地址线也被清0。 外部总线控制（External Bus Control） C54的外部总线是由两个单元控制：等待状态发生器（wait-state generator）和块切换逻辑（ bank-switching logic）。 对这两个单元的控制是通过两个寄存器软件等待寄存器（software wait-state register — SWWSR）和 块切换控制寄存器（bank-switching control register — BSCR）实现。 等待状态发生器（Wait-State Generator） 块切换逻辑Bank-Switching Logic 等待状态发生器 软件可编程的等待状态发生器可以扩展外部的总线周期到7个机器周期，可以方便的支持C54x DSP与速度较慢的外部设备连接。 如果等待时间大于7个机器周期，可以使用硬件的 READY 连线。 如果全部外部设备都是零等待配置，连接到等待状态发生器的内部时钟将关闭。关闭这些时钟可以降低设备的功耗。 软件可编程的等待状态发生器是由16-bit的软件等待寄存器（SWWSR）控制的，内存映射地址在数据空间的0028H。 程序和数据空间是各自的两个32K-word块组成，I/O空间是由1个64K-word块组成，每个块在SWWSR中对应 3bit 的位置 软件等待状态寄存器： 等待状态发生器和外部程序空间的工作方式： 当CPU收到一个外部程序空间地址时，由译码器对地址译码，根据译码结果将寄存器SWWSR中对应的数值装入计数器，如果数值不为零，发送一个等待信号到CPU，等待状态计数器开始工作； 当计数器为减为0时，并且外部的准备就绪信号（READY）为高平时，等待信号（WAIT）变为高电平，等待结束。 在系统复位后，SWWSR 中的数据位全部置1， (SWWSR = 7FFFh)，对外部总线的等待周期设置为最大。这个特点保证系统初始化时，CPU能与外部存储器以较慢的速度进行通讯。 块切换逻辑 可编程的块切换逻辑允许C54X DSP 在存储器块之间切换而不需要额外的等待周期。 可编程的块切换逻辑在内部的程序或数据空间跨越存储器块边界时，自动插入一个等待周期。 块切换是通过块切换控制寄存器（BSCR）定义的，内存映射地址是 0029H。 块切换控制寄存器（BSCR） 块切换逻辑 EXIO 和 BH 位是对外部地址和程序总线的控制位，在正常操作模式下设置为0（正常读写状态）。如果不使用外部总线，为了降低系统的功耗，应将 EXIO 和 BH 设置为 1。 当EXIO置1时，对外部总线的操作将失效。如写状态寄存器ST1 的HM位，或写PMST中的OVLY位等。 C54 DSP 有一个内部寄存器保存最后一次操作（读或写）的MSBs ，如果当前的地址高位与其不符，则选通信号 MSTRB保持一个时钟周期的无效状态，即插入一个时钟周期，同时更新此内部寄存器。 如果在一个块内重复操作，则不插