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* * * * * * * * Back-annotation（1） Back-annotation（2） Back-annotation（3） Back-annotation（4） New Design / ECO Title Block Design template Schematic Design Database Linking Netlist to Allegro Back-annotation to Capture CIS （第一天） Module reuse Constrain manager New Design / ECO Schematic Design Database Linking Back-annotation to Capture CIS （第二天） Design Variant New Design / ECO Schematic Design Database Linking BOM （第三天） 下回预告 * * * * * * * * * * * * * * * * * * * * * * * * * * * 1998 by Accton Technology Corp. 1998/7/12 By Robert Wu (98Giga.ppt) by Steve Chen 课程介绍的流程 New Design / ECO Title Block Design template Schematic Design Database Linking Netlist to Allegro Back-annotation to Capture CIS （第一天） Module reuse Constrain manager New Design / ECO Schematic Design Database Linking Back-annotation to Capture CIS （第二天） Design Variant New Design / ECO Schematic Design Database Linking BOM （第三天） Agenda 现行设计流程介绍 未来设计流程说明 流程的详细介绍(1) TitleBlock的规范與DesignTemplate的设定。 LinkDatabase与Pre-RD BOM Netlist介绍（New design/ECO） BackAnnotation介绍 Update property from Allegro to Capture CIS BOM的产出 Agenda 流程的详细介绍(2) Modulereuse介绍 ConstrainManager介绍 DesignVariant介绍 预期的问题说明 OLB的修改与maintain BOM的建立 Database的建立。 目前设计流程的现况说明 Capture CIS: 现行的net list使用thirdparty的方式，只能将Capture CIS的Net list, Part Number, Schematic Symbol, PackageType与PCBfootprint等属性数据带到Allegro layout tool上。因此，constrain manager, module reuse的information无法带到Allegro。 Netlist的结果仅需符合Allegrolayout与出BOM的需求即可。 设计的结果由Allegro进行netin的动作，将第二项的属性带入Allegro。 目前设计流程的现况说明 Allegro: 由netin进来的属性数据去做PCBlayout设计。 Layout当中没有constrain manager的方便性。 Layout完毕后由board檔出componentreport给RD engineer做RD BOM的upload工作。 完成后的board档一样藉由third party的方式作backannotation的动作，以期capture CIS的schematics与board檔的reference内容相符。 未来的设计流程说明 Capture CIS: 从现行的third partynetlist的方式改为Cadence标准的Allegro netlist方式。 由于netlist的结果为Allegro board檔，自然engineer的schematics会包含到netin的部分。可以缩短netin错误造成layout与engineer往返的修改时间。 netlist结果不仅可提供Allegrolayout的需求，亦可将constrain m