可综合风格、壅塞和非壅塞.ppt

可综合建模类型只有两种: 组合逻辑: 任何时候，如果输出信号直接由当前的输入信号的组合决定，则此逻辑为组合逻辑。 时序逻辑： 如果逻辑中具有记忆功能，则此逻辑为时序逻辑。在任何给定的时刻，如果输出不能完全由输入信号确定，则此逻辑具有记忆功能。;综合工具不支持下面的 Verilog 结构： initial 循环语句： repeat forever while for 的非结构用法 一部分数据类型 event real time; UDPs fork…join 块 wait 过程连续赋值语句 assign 和 deassign force 和 release 部分操作符 = = = ！= =;在同步块中使用 reg 类型变量： 如果在一个时钟沿对reg变量赋值，而在下一个时钟沿对其采样，则综合器把该reg变量转换为硬件寄存器。 如果只把reg变量作为基本输出，则综合器不一定把它转换为硬件寄存器。 如果不属于上述两种情况，同步块中的reg变量有可能被优化掉。 在组合块中使用 reg 类型变量： 当组合块中任何一个输入变量的值改变时，reg变量的值也随之改变，则综合器不会把该reg变量转换为硬件寄存器。 当块的某一个输入的值改变时，reg变量的值不一定立即改变，而要等其他输入信号的值改变时才改变，则综合器将把该reg变量转换为锁存器。;同步寄存器示例： 在下面的例子中，rega 仅用作临时存储器，因此在综合时它将被优化掉。 module ex1reg(d, clk, q); input d, clk; output q; reg q, rega; always @(posedge clk) begin rega = 0; if(d) rega = 1; q = rega; end endmodule;在下面的例子中，用两个always块，它们的触发条件是相同的：即 用同一时钟沿来处理两个存储元素，这样就可以使综合器在综合过 程中保留rega，使它不被优化掉。 module ex2reg(d, clk, q); input d, clk; output q; reg q, rega; always @(posedge clk) begin rega=0; if(d) rega=1; end; always @(posedge clk) q = rega; endmodule 注：在后面的always块中，块执行的顺序是不确定的，因此 q 可以获得在前一个周期中赋给 rega 的值。;组合寄存器示例： 下面的两个例子中，rega 都是临时变量，在 综合中它们都会被优化掉。在本???中，y和rega 不断被赋新值（因 为语句中有else rega = 0;），综合出的电路是一个纯组合逻辑。 module ex3reg(y, a, b, c); input a, b, c; output y; reg y, rega; always @(a or b or c) begin; if(ab) rega=c; else rega=0; y=rega; end endmodule 在下面的例子中，rega 只是有时被赋新值 (没有else 语句，rega在条 件不符合时保持原值)；因此综合出来的是一个以 y 作为输出的锁 存器。;moudule ex4reg(y, a, b, c); input a, b, c; output y; reg y, rega; always @(a or b or c) begin if(ab) rega=c; y=rega; end endmodule;用连续赋值语句表达的是：任何一个输入的改变都将立即导致输出 更新；与理想的与、或、非门的线路连接一致。 module orand(out, a, b, c, d, e); input a, b, c, d, e; output out; assign out=3(a|b)(c|d); endmodule;过程连续赋值是在过程块（always 和 initial 块)内部对寄存器类 型的变量进行的连续赋值。