FPGA计时序收敛.ppt

第II.4章 FPGA设计时序收敛 主要内容 附加约束的基本作用 提高设计的工作频率 通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 获得正确的时序分析报告 FPGA设计平台包含静态时序分析工具，可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。 静态时序分析工具以约束作为判断时序是否满足设计要求的标准。 指定FPGA引脚位置与电气标准 FPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间。 通过约束还可以指定I/O引脚所支持的接口标准和其他电气特性。 周期约束 周期(PERIOD)指参考网络为时钟的同步元件间的路径，包括：flip-flop、latch、synchronous RAM等。 周期约束不会优化以下路径： 从输入管脚到输出管脚之间的路径纯组合逻辑 从输入管脚到同步元件之间的路径 从同步元件到输出管脚的路径 周期约束 周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据周期约束检查与同步时序约束端口（指有建立、保持时间要求的端口）相连接的所有路径延迟是否满足要求（不包括PAD到寄存器的路径）。 周期是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念却是最通用的，周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。 在附加周期约束之前，首先要对电路的时钟周期有一定的估计，不能盲目上。约束过松，性能达不到要求，约束过紧，会大大增加布局布线时间，甚至效果相反。 周期约束 周期约束的计算 设计内部电路所能达到的最高运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。 时钟的最小周期为： 　 Tperiod= Tcko +Tlogic +Tnet +Tsetup-Tclk_skew 　Tclk_skew =Tcd1-Tcd2 其中Tcko为时钟输出时间，Tlogic为同步元件之间的组合逻辑延迟，Tnet为网线延迟，Tsetup为同步元件的建立时间，Tclk_skew为时钟信号偏斜。 周期约束 附加周期约束的一个例子： NET SYS_CLK PERIOD=10ns HIGH 4ns 这个约束将被附加到SYS_CLK所驱动的所有同步元件上。 PERIOD约束自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们之间的延迟将被默认限制为PERIOD约束值的一半。 偏移约束 偏移约束指数据和时钟之间的约束，偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与PAD相连的信号，不能用于内部信号。 偏移约束 偏移约束优化以下时延路径 从输入管脚到同步元件偏置输入(OFFSET IN) 从同步元件到输出管脚偏置输出(OFFSET OUT) 为了确保芯片数据采样可靠和下级芯片之间正确的交换数据，需要约束外部时钟和数据输入输出引脚之间的时序关系。偏移约束的内容的时刻，从而保证与下一级电路的时序关系。告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定。 偏移约束 偏移约束 输入到达时间计算时序描述 OFFSET_IN_AFTER定义的含义是输入数据在有效时钟沿之后的Tarrival时刻到达。即： 　　Tarrival=Tcko+Toutput+Tlogic? ? 综合实现工具将努力使输入端延迟Tinput 满足以下关系： Tarrival +Tinput+TsetupTperiod 其中Tinput为输入端的组合逻辑、网线和PAD的延迟之和，Tsetup为输入同步元件的建立时间, Tcko为同步元件时钟输出时间。 偏移约束 例子：假设Tperiod=20ns，Tcko＝1ns，Toutput＝3ns，Tlogic＝8ns，请给出偏移约束。 偏移约束 偏移约束 计算要求的输出稳定时间 定义：Tstable= Tlogic+Tinput +Tsetup 只要当前设计输出端的数据比时钟上升沿提前Tstable时间稳定下来，下一级就可以正确采样数据。 实现工具将会努力使输出端的延迟满足以下关系： Tcko +Toutput+TstableTperiod 这个公式就是Tstable必须要满足的基本时序关系，即本级的输出应该保持怎么样的稳定状态，才能保证下级芯片的采样稳定。 偏移约束 例子： 设时钟周期为20ns，后