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一种12位分段式电流舵DAC电路设计-电气论文 一种12位分段式电流舵DAC电路设计 卞艳，屠卫洁，徐大诚 （苏州大学电子信息学院，江苏苏州215000） 摘要：针对SoC中DAC设计越来越受面积和功耗的制约，采用分段式结构，提出一种应用于SoC模拟输出前端的12位100 MS /s 电流舵型D/A转换器，其中高6 位为温度计码，低6 位为改进型Fibonacci数列，其减小了DAC 的面积和毛刺。电路基于S MIC 0.13 μm CMOS 工艺，在1.2 V/3.3 V（数字/模拟）双电源供电下，满摆幅输出电流20 mA。在100 MHz 采样频率、49.7 MHz输入信号下，无杂散动态范围（SFDR）达到89.448 dB，INL和DNL均小于0.5 LSB。 关键词 ：数/模转换器；分段式电流舵；改进型Fibonacci数列；SoC 中图分类号：TN86?34；TN402 文献标识码：A 文章编号：1004?373X（2015）16?0106?04 收稿日期：2015?02?15 基金项目：国家自然基金重点项目 0 引言 在信号处理和通信处理应用中，高速高精度数/模转换器的性能在很大程度上已经成为整个系统的瓶颈[1]。用于片上系统（SoC）的CMOS DAC因面积和功耗的要求，更是成为最具挑战性的课题之一。电流舵结构DAC由于速度快、对寄生参数不敏感、易于CMOS 工艺集成等优点而被广泛采用。目前，权位电流源主要有2 种加权方式：二进制加权和温度计加权。前者无需译码电路，电流源数目少，减少了开关数量和面积；但中码转换毛刺大，且随着位数的增加，电流单元之间的大小相差加大，导致失配增加，使DAC静态性能INL和DNL变差。后者电流源权重一样，毛刺小，但电流源数目大，需要译码电路，占用芯片面积大[2]。 折衷以上2种方式优缺点，本文提出一种新型加权方式，即改进Fibonacci数列加权[3]，采用分段式结构，设计出一种基于SMIC 0.13 μm CMOS工艺的12位100 MHz的DAC。简化了电路复杂度，缩小版图面积，降低毛刺，性能指标优异，为DAC设计提供了一种有效的实用方法。 1 系统架构及设计 电路系统如图1 所示，其中，数字部分包括：译码器、锁存器和8选1选择器，采用1.2 V电源电压；模拟部分包括：电流源、偏置电路与开关阵列，采用3.3 V电源电压。 该电流舵DAC的权电流源包括改进型Fibonacci和温度计电流源2种，降低了中码转换时的毛刺，减少电流源数目和芯片面积。综合考虑面积和INL，DNL的要求，采用6+6分段结构。低6位数字信号经过译码电路和8选1电路给出，高6位数字信号经行列译码电路给出，均由锁存器与开关驱动电路进行同步和交叉点调整，控制电流源阵列的输出电流。设计以最低有效位的电流源作为参考基准电流ILSB，满量程输入时，低6位控制的电流源输出为63ILSB，高6 位控制的电流源输出为4 032ILSB，DAC的满量程输出为4 095ILSB（ILSB≈4.884 μA），满量程输出电流为20 mA。 文献[3]中采用Fibonacci 数列[4]作为6 位单端DAC的电流源权重，且每一权重都为其前2个权重之和，即： 由于此DAC 只采用7 个电流单元数，总和达不到63ILSB，所以每一Fi加上一个固定值W0进行补偿，使得每一位输出有多余电流Ioffset，因而需要在输出端增加额外电路扣除。此外，它会造成差分开关正负端口输出的最大和最小电流值分别不一样而难以应用于差分结构的DAC。因而，针对这些缺点，本文改进了低6位Fibonacci数列DAC，并给出详细的理论分析和公式推导。 1.1 改进型Fibonacci数列的设计及应用 图2为低6位电流源和偏置电路。 改进型Fibonacci数列An（变量）分别为A0=1，A1=2，A2=3，A3=5，A4=10，A5=20，A6=22。DAC 的低6 位就是利用这7个数作为权重（见图3），其中I=ILSB，Wk即第k 个模拟信号输出。若采用大于等于8个电流单元数，虽然分配至电流源间的失配误差减小，但所用的逻辑门数量增加，电路更复杂，版图面积增加。 在电流舵DAC 中，随机性的失配误差对DAC 的静态特性影响较大[5]。设DAC 中单位电流源的电流大小为I，方差为σ（I），利用相邻码的电流误差的相对标准差作为DNL 的估算值，则DAC 相邻码电流误差的方差可以表示为：