D01逻辑门与555应用_larry.ppt

几个问题： 从制造工艺分，有TTL、CMOS门两大类，从逻辑功能上分，门电路有哪些主要的类型？ 6.1 集成逻辑门及其基本应用(p136) 门电路有哪些主要参数？如何测试这些参数？ 在使用门电路时，应该注意哪些问题？ 门电路输出端可以直接相连，实现“线与”吗？ 如何给输入端提供高、低电平？ 6.1 集成逻辑门及其基本应用 一、TTL门电路的主要参数及使用规则 1. TTL与非门电路的主要参数 2. TTL器件的使用规则 二、CMOS门电路的主要参数及使用规则 1. CMOS与非门电路的主要参数 2. CMOS器件的使用规则 三、集成逻辑门的基本应用（以自学为主） 4. 集电极开路(OC)门和三态(TS)门的应用 3. 门电路构成的触发器 一、TTL门电路的主要参数及使用规则 1. TTL与非门电路的主要参数 静态功耗PD: 输出高电平VOH : 输出高电平VOL : 扇出系数NO : PD  50 mW VOH  3.5 V，为逻辑1； VOL  0.4 V，为逻辑0； NO = IOL/IIS 一、TTL门电路的主要参数及使用规则 1. TTL与非门电路的主要参数 平均传输延迟时间tpd : 直流噪声容限VNH和VNL : tpd= (tPLH+tPHL)/2 tpd的数值很小，一般为几纳秒至几十纳秒。 指输入端所允许的输入电压变化的极限范围。 VNH= VOH min–VIH min VNL= VIL max–VOL max 一、TTL门电路的主要参数及使用规则 2. TTL器件的使用规则 电源电压+VCC: 只允许在+5V±10%范围内，超过该范围可能会损坏器件或使逻辑功能混乱。 电源滤波 TTL器件的高速切换，会产生电流跳变，其幅度约4mA~5mA。该电流在公共走线上的压降会引起噪声干扰，因此，要尽量缩短地线以减小干扰。可在电源端并接1个100F的电容作为低频滤波及1个0.01F~0.1F的电容作为高频滤波。 输出端的连接 不允许输出端直接接+5V或接地。除OC门和三态(TS)门外，其它门电路的输出端不允许并联使用，否则，会引起逻辑混乱或损坏器件。 输入端的连接： 或门、或非门等TTL电路的多余的输入端只能接地，不能悬空； 与门、与非门等TTL电路的多余输入端可以悬空(相当于接高电平)，但易受到外界干扰，可将它们接+VCC或与其它输入端并联使用，输入端并联时，从信号获取的电流将增加。 2. TTL器件的使用规则 高电平输入－输入端串入1只1k~10k电阻与电源连接 或直接接电源电压+VCC 低电平输入－输入端直接接地 二、CMOS门电路的主要参数及使用规则 1. CMOS与非门电路的主要参数 电源电压+VDD: +VDD一般在+5V~+15V范围内均可正常工作，并允许波动±10%。 静态功耗PD : 约在微瓦量级。 输出高电平VOH : VOH≥VDD– 0.5V为逻辑1。 输出低电平VOL:VOL≤VSS+0.5V为逻辑0(VSS=0V)。 扇出系数NO :在工作频率较低时，扇出系数不受限制。但在高频工作时，由于后级门的输入电容成为主要负载，扇出系数将受到限制，一般NO=10~20。 二、CMOS门电路的主要参数及使用规则 1. CMOS与非门电路的主要参数 平均传输延迟时间tpd : CMOS电路的平均传输延迟时间比TTL电路的长得多，通常tpd200ns。 直流噪声容限VNH和VNL : CMOS器件的噪声容限通常以电源电压+VDD的30%来估算。 当+VDD= +5V时，VNH VNL=1.5V，可见CMOS器件的噪声容限比TTL电路的要大得多，因此，抗干扰能力也强得多。 提高电源电压+VDD是提高CMOS器件抗干扰能力的有效措施。 2. CMOS器件的使用规则 电源电压+VDD:电源电压不能接反，规定+VDD接电源正极，VSS接电源负极(通常接地)。 二、CMOS门电路的主要参数及使用规则 输出端的连接：输出端不允许直接接+VDD或地，除三态门外，不允许两个器件的输出端连接使用。 输入端的连接：输入信号Vi应为VSS≤Vi≤VDD，超出该范围会损坏器件内部的保护二极管或绝缘栅极，可在输入端串接一只限流电阻(10~100 ) k ； 工作速度不高时，允许输入端并联使用。 多余的输入端不能悬空，应按逻辑要求接+VDD或VSS(地)； 三、集成逻辑门的基本应用 3. 门电路构成的触发器 S R vOH vOL X 三、集成逻辑门的基本应用 为何普通与非门的输出端不能并联（线与）使用？ 4. 集电极开路门(OC门) 三、集成逻辑门的基本应用 RL