DSP控制器原理及应用课素材.doc

7.4.3 比较单元中断 7.4.4 比较单元复位 7.5 比较单元与脉宽调制电路 7.5.1 脉宽调制电路概述 图7-13 EVA模块的PWM电路功能结构图 7.5.2 PWM波形发生器特征 7.5.3 可编程死区单元 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 图7-14 全比较单元死区逻辑框图和波形图 图7-15 输出逻辑结构框图（x=1,2或3； y=1,2,3,4,5或6） 7.6 用比较单元和PWM电路产生PWM波形 7.6.1 PWM信号 7.6.2 用事件管理器产生PWM输出 7.6.3 PWM 产生的寄存器设置 7.6.4 非对称和对称PWM的产生 图7-16 非对称PWM波形的产生 图7-17 比较单元和PWM电路产生对称的PWM波形 7.7 空间向量PWM 7.7.1 空间向量PWM理论概述 图7-18 三相功率反相换流器的原理图 图7-19 开关模式和基本空间向量 7.7.2 用EV产生空间向量PWM波形 图7-20 对称的空间向量PWM波形的两个例子 7.8 捕获单元 7.8.1 捕获单元特性 图7-21 EVA捕获单元原理框图 图7-22 EVB捕获单元原理框图 7.8.2 捕获单元操作 7.8.3 捕获控制寄存器 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 7.8.4 捕获单元FIFO堆栈 7.8.5 捕获中断 7.9 正交编码器脉冲电路 7.9.1 正交编码器脉冲引脚 7.9.2 正交编码器脉冲电路时间基准 图7-23 EVA模块中正交编码器脉冲电路原理框图 图7-24 EVB模块正交编码器脉冲电路原理框图 7.9.3 正交编码器脉冲电路的解码 图7-25 正交编码脉冲解码的实例图 7.9.4 正交编码器脉冲电路的计数 7.9.5 正交编码器脉冲电路的寄存器设置 7.10 事件管理器中断 7.10.1 EV中断请求和服务 7.10.2 事件管理器中断寄存器 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W1C=写1清除该位,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 7.11 事件管理器应用实例 7.11.1 事件管理器EVA的定时器1操作 7.11.2 事件管理器的捕获单元操作 事件管理器的QEP功能应用 习题与思考题 第8章 ADC、SCI、SPI外设模块 8.1 ADC模块 8.1.1 ADC特性与结构框图 图8-1 TMS320LF2407A ADC 模块结构框图 图8-2 SEQ1的CHSELSEQ1~CHSELSEQ2位域定义 图8-3 SEQ2的CHSELAEQ3~CHSELSEQ4位域定义 8.1.2 AD通道排序连续自动转换工作原理 图8-4 单排序器（16状态,级联）模式 图8-5 双排序器（两个独立的8状态排序器）模式 图8-6 通道排序连续自动转换初始化流程图 8.1.3 ADC控制寄存器与工作模式 注： R=可读,W=可写,S=只能设置,-0=复位后的值。 注： R=可读,W=可写,S=只能设置,C=清除,-0=复位后的值。 注： R=可读,W=可写,-x=无定义,-0=复位后的值。 注： R=可读,-x=无定义,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 注： R=可读,W=可写,-0=复位后的值。 8.1.4 ADC工作管理 图8-7 事件管理触发器启动排序器 8.1.5 排序转换期间的中断操作 图8-8 排序转换时的中断操作 8.1.6 ADC时钟预定标 图8-9 模数转换（ADC）过程的时间段 图8-10 ADC模块中预定标器位的使用 8.1.7 ADC校准 8.1.8 ADC转换时钟周期 8.1.9 ADC模块初始化实例 8.1