第一章Verilog HDL数字设计综述.doc

Verilog HDL数字设计综述 数字电路CAD技术的发展历史 在过去的20多年中，数字电路设计技术的发展非常迅速。设计人员最早使用真空管和晶体管来设计数字电路。后来他们把逻辑门安置在单个芯片上，于是发明了集成电路。第一代集成电路(Integrated Circuit，IC)的门数非常少，称为小规模集成电路(Small Scale Integrated，SSI)。随着制造工艺技术的发展，设计者可以在单个芯片上布置数百个逻辑门，我们称之为中规模集成电路(Medium Scale Integrated，MSI)。随着大规模集成电路(Large Scale Integrated，LSI)的出现，数千个逻辑门能够集成在一起。设计过程由此开始变得非常复杂，因此设计者希望某些设计阶段能够自动完成。正是这种需要促进了电子设计自动化(Electronic Design Automation，EDA)的出现和发展①(① 本书第一版中使用了CAD工具这个术语。从技术角度看，CAD(Computer-Aided-Design，计算机辅助设计)工具这个术语指的是设计后端使用的工具，这些工具可以完成布局、布线和芯片的版图绘制等工作。而CAE(Computer-Aided-Engineering，计算机辅助工程)工具这个术语指的是设计前端使用的工具，如HDL仿真、逻辑综合和时序分析。过去设计人员常把CAD和CAE这两个术语混用。目前，EDA的范围包括了CAD和CAE两个部分。为了简单起见，在本书中我们把所有的设计工具都称为EDA工具。)。设计者开始使用电路和逻辑仿真技术对使用的基本组件的功能进行验证，这些基本组件的规模一般相当于几百个晶体管。不过这时的测试仍然在面包板上完成，设计人员在设计图纸或计算机图形终端上用手工完成电路的版图设计。 超大规模集成电路(Very Large Scale Integrated，VLSl)的出现使得设计人员可以将超过10万个晶体管集成在一块芯片上。在这种情况下，已经不可能在面包板上对设计的功能进行验证了。计算机辅助技术对于超大规模集成电路的设计和验证变得非常重要，同时，使用计算机进行电路版图的布局和布线也开始流行，设计者在图形终端上用手工完成数字电路的门级设计。从小的功能模块开始设计，逐步使用小的功能模块来搭建高层功能模块，直到完成顶层设计。在最后制成芯片之前，设计者还会使用逻辑仿真工具对设计的功能进行验证。 随着设计规模的不断增大，其功能越来越复杂，逻辑仿真在整个设计过程中的作用越来越重要，使得设计者可以尽早地排除设计结构中存在的问题。 1．2 硬件描述语言的出现 很久以来，人们使用诸如FORTRAN，Pascal，C等语言来进行计算机程序设计，这些程序本质上是顺序执行的。同样，在硬件设计领域，设计人员也希望使用一种标准的语言来进行硬件设计。在这种情况下，许多种硬件描述语言(Hardware Descdption Languages，HDL)应运而生。设计者可以使用它对硬件中的并发执行过程建模。在出现的各种硬件描述语言中，Verilog HDL和VHDL使用得最为广泛。Verilog HDL于1983年源自Gateway Design Automation公司。稍后，由美国国防部的高级研究计划署牵头(制定合同)开发了VHDL。设计人员很快认可了Verilog HDL和VHDL这两种语言，使用它们对大型数字电路进行仿真。 虽然当时用HDL进行逻辑验证已经很普及，但是设计人员仍然需要用手工将基于HDL的设计转换为由相互连接的逻辑门表示的电路简图。在20世纪80年代后期，逻辑综合工具的发展对数字电路的设计方法学产生了巨大的影响。设计者可以使用HDL在寄存器传输级(Register Transfer Level，RTL)对电路进行描述。在这种设计方法中，设计者只需要说明数据(信息)是如何在寄存器之间移动以及如何被处理的，而构成电路的逻辑门及其相互之间的连接数据(资料)由逻辑综合工具自动地从RTL描述中提取出来。 逻辑综合工具的出现和发展使得HDL在数字电路设计中占据了重要的地位。设计者不再需要通过手工用逻辑门来搭建电路。他们可以使用硬件描述语言来描述电路的功能和数据的流向，然后由逻辑综合工具自动综合出由逻辑门及其相互连接构成的电路结构细节，实现HDL所描述和指定的特定功能。 同样，HDL在系统级设计中也得到了应用。HDL用来仿真电路板、互连总线、FPGA(Field Programmable Gate Arrays)以及PAL(Programmable Array Logic)等。通常的方法是使用HDL单独设计每个芯片，然后通过仿真来验证整个系统的功能。 目前，Ve