Hhv07级综合课程的设计的报告.docVIP

电子信息工程实验教学中心 《综合课程设计》报告 设计题目 用FPGA设计VGA显示控制器 年级 专业 学 号 姓 名 成 绩 2007级 通信工程 222007315222083 黄杰 2007级 通信工程 222007315222084 谢亨 2007级 通信工程 222007315222085 孙雪飞 评语： 完成日期：2010.11.25 目录： 1.实验.................................3 2.实验要求..........................3 3.实验内容.................................4 3.1使用QuartusII软件,新建工程............4 3.2建立VHDL文件..........................6 3.3分频..................................7 3.4编辑图形文件..........................8 3.5指定引脚..............................8 3.6编译工程..............................9 3.7下载..................................9 3.8连接显示器............................9 4.实验条件.................................9 5.实验原理..............................................12 一、实验名称： 用FPGA设计VGA显示控制器 二、实验目的与要求： 通过对VGA接口的显示控制设计，理解VGA接口的时序工作原理，掌握通过计数器产生时序控制信号的方法以及用MEGEFUNCTION制作锁相环的方法。 通过VHDL编程，在VGA显示器上实现竖形彩条的显示，显示模式为640×480 60Hz刷新率。本实验需要使用25MHz的时钟，而开发平台中并没有这个时钟资源，所以需要通过锁相环来实现，具体接口如下所示： VGA时序： 对VGA进行编程，必须要知道VGA的相关时序，下面列出640×480 60Hz显示模式的时序。 按照每秒60帧的刷新速度来计算，所需要的时钟频率为： 频率＝60Hz(帧数)×525(行)×800(每一行像素数)＝25.2MHz ，所以我们通过开发系统的50MHz时钟资源，利用FPGA上的分频产生25MHz的频率即可。 三、实验内容： 1. 打开QuartusII软件，建立一个新的工程： 1) 单击菜单File\New Project Wizard 2) 输入工程的路径、工程名以及顶层实体名。 3) 单击Next按钮，出现以下窗口 由于我们建立的是一个空的项目，所以没有包含已有文件，单击Next继续。 4) 设置我们的器件信息： 5) 单击Next，指定第三方工具： 这里我们不指定第三方EDA工具，单击Next后结束工程建立。 2. 建立VHDL文件： 1) 单击File\New菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件，注意此文件并没有在硬盘中保存。 2) 首先编制实体“color”的代码，要求输入为25MHz的时钟信号，输出为行同步、帧同步以及三色数据线RGB[2..0]信号。注意这个文件的实体名、文件名为“color”，不是顶层实体。(参考程序附后) 3) 生成符号 由于此文件是整个工程的一个模块，我们需要把此文件转换为符号，以便后面可以通过绘图方式连接电路，点击File\Creat\Update\Create Symbol Files for Current File菜单，生成对应的符号。 3分频 此模块主要是将系统所提供的 50mhz 的 clk 二分频， 提供给vga 系统Orfen 的 vhdl 程序 library ieee; use ieee.std_logic_1164.all; entity orfen is port(clock:in std_logic; clkout:out std_logic); end orfen; architecture behavior of orfen issignal clk:std_logic; begin process(clock) begin if rising_edge(clock)then clk=not clk; end if; end process; clkout=clk; end behavior; 二分频模块仿真波形由此图可