EDA实验的讲义.docVIP

实验一 十进制计数器的设计 一、实验目的 熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。 二、实验原理 实验程序为例3-22，实验原理参考3.3节，设计流程参考4.1,4.2节。 三、实验内容 编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。 四、实验步骤 1、启动Quartus II软件，建立工程，文件夹CNT10B。 2、编写Verilog程序，存盘CNT10.V,编译。器件选择Cyclone系列中的EP1C6Q240C8。 3、通过编译后，建立波形文件CNT10.vwf，设置仿真输入信号，存盘。 4、进行仿真(仿真时间50цS)，分析结果。 5、进行引脚锁定，重新编译。选用实验电路结构图NO.5。 输入端口信号 D[3] D[2] D[1] D[0] RST LOAD EN CLK 功能键设定 健8 PIO7 健7 PIO6 健6 PIO5 健5 PIO4 健3 PIO2 健2 PIO1 健1 PIO0 CLOCK0 引脚编号 PIN_240 PIN_239 PIN_238 PIN_237 PIN_235 PIN_234 PIN_233 PIN_28 输出端口信号 DOUT3 DOUT2 DOUT1 DOUT0 COUT 指示器设定 数码管1 PIO19 数码管1 PIO18 数码管1 PIO17 数码管1 PIO16 D1 PIO8 引脚编号 PIN_16 PIN_15 PIN_14 PIN_13 PIN_1 6、下载到EDA实验系统上的FPGA中，进行实际测试。 7、使用SignalTap II对此计数器进行实时测试，流程与要求参考4.3节。 四、实验报告要求 实验目的，实验内容，设计的Verilog程序，实验结果，结果分析，心得与体会。 思考题：在例3-22中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即：CQ = CQ + 1？为什么？ 实验二 四选一多路选择器的设计 一、实验目的 进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。 二、实验原理 实验程序为例3-5，实验原理参考3.1节，设计流程参考4.1,4.2节。 三、实验内容 编写Verilog程序描述一个电路，实现以下功能： 具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。 四、实验步骤 1、启动Quartus II软件，建立工程。器件选择Cyclone系列中的EP1C6Q240C8。 2、编写Verilog程序，存盘编译。 3、通过编译后，建立波形文件，设置仿真输入信号，存盘。 4、进行仿真，分析结果。 5、进行引脚锁定，重新编译。选用实验电路结构图NO.5。 端口信号 A B C D SI SO Y 功能键设定 CLOCK0 CLOCK0 CLOCK0 CLOCK0 健2 PIO1 健1 PIO0 SPEAKER PIO0 引脚编号 PIN_28 PIN_153 PIN_152 PIN_29 PIN_234 PIN_233 PIN_174 6、下载到EDA实验系统上的FPGA中，进行实际测试。 四、实验报告要求 实验目的，实验内容，设计的Verilog程序，实验结果，结果分析，心得与体会。 实验三 原理图输入法设计8位全加器 一、实验目的 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 二、实验原理 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以由半加器来构成。 三、实验内容 1、按照1-1、1-2图完成半