嵌入式SoC系统设计第5-8章ISE开发进阶、SoC原理与技术基础、基于SystemGenerator的、基于FPGA的可编程嵌入式开发初步.ppt

第五章 ISE开发进阶 IP Core的使用 用户IP Core的生成 用户约束文件（UCF） 引脚配置 时序约束 面积约束 ISE implement design配置 静态时序分析与布局布线后仿真 功耗分析 FPGA的配置 IP Core的使用 ISE提供的IP Core 面向复杂设计的软核 ISE版本的适用性 Xilinx FPGA芯片的适用性 系统IP Core的生成 在ISE的Project中直接生成 ISE - Accessories - Core Generator ISE - Accessories - Architecture Wizard IP 参数化设计 IP Core的使用 方法1：定制ISE中一个已有的IP Core IP Core的使用 IP Core的使用 定制 同步FIFO Core为例 IP Core的使用 生成 点击Generate ISE 的Module View窗口中出现所生成的IP Core IP Core的使用 例化 生成IP Core后，工程所在文件夹下产生下列文件 .xco是IP Core配置文件 例化的时候识别.xco .edn是网表文件 .v和.vhd是模块的封装源代码 IP Core的使用 方法2：Core Generator IP Core的使用 配置 芯片配置 IP Core的使用 配置 生成配置 IP Core的使用 配置 高级配置 IP Core的使用 方法2：Architecture Wizard IP 复杂的IP Core生成，如DCM IP Core的使用 例化 产生的关键文件 .ucf是约束文件 .xaw是二进制的Core文件 （例化时和.xco的使用类似） .v是模块的封装源代码 .ngc 二进制网表文件（根据综合选项不同而生成） IP Core的使用 IP Core端口声明 View HDL Functional Model IP Core的使用 IP Core的说明 IP Core生成后，添加到工程中被认为是黑盒子，不会被重新综合； IP Core的可移植性与ISE的版本和芯片类型有关； 部分IP Core是付费使用的。 用户IP Core的生成 如何将自己的代码封装成一个IP Core？ 可以提供给他人使用，但不想被篡改或者开源 方法： 提供verilog wrapper文件（.v文件），只提供端口描述和参数； 提供.edn文件或者.ngc文件等同名的网表文件。 用户约束文件（UCF） UCF是项目实现不可缺少的部分 UCF生成方法1 New Souce-Implementation Constraints File 用户约束文件（UCF） UCF生成方法2 User Constraints 用户约束文件（UCF） UCF主要三个组成部分 引脚约束：引脚位置和类型配置； 面积约束：模块的布局布线区域配置； 时序约束：时钟约束、关键路径约束等。 UCF语法：类似于一种脚本语言 {NET | INST | PIN} “Signal_name” Attribute 图形工具：PACE编辑器，约束编辑器 参见教材4.4节自行学习 用户约束文件（UCF） 引脚约束 用户约束文件（UCF） 引脚约束 引脚的参数可以进一步配置 用户约束文件（UCF） 引脚约束 配置成功后，打开.ucf文件 用户约束文件（UCF） 面积约束 将Logic的模块指定到芯片的某个区域编辑 一般不需要 用户约束文件（UCF） 时钟约束 全局约束 必选，主要针对全局时钟 引脚时序约束 pad to pad, clock to pad 高级约束 分组约束，高级时序约束 特定约束 特定约束（较少使用） 语法规则较为复杂 用户约束文件（UCF） 重新查看.ucf文件 用户约束文件（UCF） 关于UCF文件的几点说明 UCF语法较为复杂，需要确切知道含义； 图形界面的选项可以自动转换为UCF语句； 如果要在FPGA上实现，时钟约束、引脚约束必填； UCF通常关联顶层模块，综合选项中默认包含； UCF引脚配置要非常小心，严格遵照PCB图和芯片手册的要求，否则可能烧毁昂贵的FPGA芯片； 某些特殊引脚约束或者复杂约束，只能通过UCF语句来生成； UCF编写不正确，无法进行综合以后的后续步骤。 ISE implement design配置 Implement在综合之后执行，需要有.ucf文件 包括Translate、Map、Place Route 属性卡可以集中修改，也可以分项修改 每个步骤都会生成分析报告 详细属性配置参考教材4.3.3节 ISE implement design配置 Translate属性 通常使用默认属性 生成.ng