eda计时器课程设计报告.doc

~海量资源尽在本账号~1/100s计时器报告一、1/100s计时器的功能和结构1/100s计时器常用于体育竞赛及各种要求有较精确定时的各领域。以往利用常用的中小规模集成电路也可以设计这种1/100s的计时器，但是其体积通常都较大，携带和使用都很不方便。为此，要求设计一块专用的ASIC芯片，除开关、时钟和显示功能以外，它包括1/100s计时器所有的控制和定时功能，其体积应和机械式计时器的大致相同。1、功能要求（1）精度大于1/100s计时器能显示1/100s的时间，故提供给计时器的内部定时的时钟脉冲频率大于100hz，可选1khz。（2）计时器的最长计时时间为1h在一般的短时计时器的应用中，1h是足够了，为此需要一个6位的显示器，显示的最长时间为59分59.99秒.（3）设置复位和启/停开关复位开关用来使计时器清零，并做好计时的准备。启/停开关的使用方法应与传统的机械式计数器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关终止。复位开关可以在任何的情况下使用，即使在计时的过程中，只要一按复位开关，计时进程应立即终止，并对计时器清零。2、1/100s计时器的结构设想1/100s计时器的结构如下图2.1所示。从图中可以看到，1/100s计时器由复位开关、启/停开关、系统电源复位电路、时钟脉冲发生器、7段LED显示器和1/100s计时控制芯片组成。复位开关reset_sw 和start_stop_sw都是高电平有效。另外，开关的消抖电路应在控制芯片中。系统复位输入端sysres是计时器加电复位的输入端，其复位电路是为外加的，不包含在芯片中。时钟输入clk是由外加时钟脉冲发生器的输出提供的，本设计中要求输入一个频率稳定的1Khz时钟脉冲。6位显示器需要6个7段LED，控制芯片的7条段输出线segment（6 TO 0）与7段LEDd 对应连接。控制芯片的6条common（5 TO 0）输出线分别接到各个LED，用来选择显示LED。Common以166Hz的频率使６个LED按次序循环点亮，从而可以得到一个人眼观察无闪烁感觉的稳定的显示输出。图2.1 1/100s计时器的结构图3、１/100s计时器控制芯片设计（1）输入信号 复位输入-------reset_sw;启/停输入--------Start_stop_sw;系统复位输入---sysres;时钟输入---------clk.（2）输出信号LED7段输出----segment(6 TO 0)，共7条输出线。LED公共端输出----common（5 TO 0），共6条输出线。二、各模块设计方法和功能1、键输入子模块（keyin）该子模块的输入信号是reset_sw、start_stop_sw和keyclk。输出信号是res（复位脉冲输出）和stst(启/停脉冲输出)。每按一下reset_sw开关的按钮，res输出端将输出一个脉冲宽度为一个时钟周期（1ms）的复位脉冲。每按一下start_stop_sw开关的按钮，stst输出端将输出一个脉冲宽度为1ms的启/停控制脉冲。这两种脉冲产生电路的结构是完全一致的，唯一应注意的是两种电路都应采取防抖动措施。2、时钟产生子模块（clkgen）时钟产生子模块的输入信号是1KHz的时钟信号，输出信号是25Hz的keyclk和用于定时计数的100Hz计数脉冲cntclk。1KHz时钟信号经10次分频后得到作为计数脉冲cntclk输出的100Hz时钟脉冲信号，再经4次分频即可得到25Hz的keyclk输出。由此可知，clkgen子模块实际上是一个用计数器进行分频的分频电路。为实现严格的同步，该模块采用同步计数电路。3、控制子模块（ctrl）控制子模块的输入信号是键输入子模块输出地复位脉冲信号res、启/停控制脉冲stst和时钟产生子模块输出的cntblk，其输出信号是计数允许信号cnten，它用于控制计数子模块的计数工作。计时器工作时，cnten端输出100Hz的计数允许脉冲，计时器停止工作时cnten端输出低电平。由此可见，控制子模块是根据计时器的工作状态，控制是否输出计数允许脉冲的电路。4、定时计数子模块（cntblk）该子模块的输入信号是复位脉冲信号sysres、res和定时计数脉冲clk和计数允许信号ceten，其输出信号是：min10(分十位信号)、min（分个位信号）、sec10（秒十位信号）、sec（秒个位信号）、secl_10（1/10s位信号）、secl_100（1/100s位信号）。该模块是一个定时计数器，用来产生要显示的6位计时信息。5、显示子模块（disp）显示子模块的输入信号来自定时计数子模块的输出，即min10,min,sec10,sec,secl_10,secl_100以及clk和sysres。输出信号是s