构造体地三种描述方式.pptVIP

大规模数字集成电路设计第三章构造体的三种描述方式 本章要点 进一步认识构造体在VHDL中的作用。 构造体的三种描述方式： 行为描述 RTL描述 结构描述 深入理解三种描述各自的特点。 3.1综合(Synthesis)  逻辑综合(Logic Synthesis),是EDA设计一个重要内容，它是一个把高层次的与工艺无关的描述转换为一个低层次的与特定工艺相关的逻辑电路的过程。 3.2 VHDL 构造体的描述方式 行为（ Behavioral）描述方式 （一般不可综合） 寄存器传输（RTL）或数据流 （Data-Flow）描述方式（可综合） 结构化（Structural）描述方式 （可综合） 多层次的设计 直接用门电路单元搭建 3.2.1 行为（Behavioral）描述方式 基于系统数学模型或系统工作原理 抽象程度高，不一定能进行逻辑综合 在复杂的或新的电子系统设计中，作为验证设计思想的有效手段 3.2.1 行为（Behavioral）描述方式 【例3-1】一个五端口电路如图3-2所示。我们希望它具有如表3-1所示的功能，问如何通过行为级描述来得到它的输入输出波形。 x sum y cin cout 图3-2 五端口电路 3.2.1 行为（Behavioral）描述方式 ENTITY five_ports_circuit IS PORT (x,y,cin：IN BIT； sum,cout：OUT BIT)； END five_ports_circuit； ARCHITECTOR behavioral_view OF five_ports_circuit IS BEGIN PROCESS VARIABLE n ：INTEGER； CONSTANT sum_vector ：BIT_VECTOR(0 TO 3) ：=“0101”； CONSTANT carry_vector ：BIT_VECTOR(0 TO 3) ：=“0011”； BEGIN WAIT ON x, y,cin； n ：=0； IF x =’1’ THEN n ：=n+1； END IF； IF y =’1’ THEN n ：=n+1； END IF； IF cin =’1’ THEN n ：=n+1； END IF； sum =sum_vector (n) ； cout =carry_vector (n) ； END PROCESS； END behavioral_view； 3.2.2 寄存器级RTL描述方式 RTL描述方式，也被称为数据流描述方式，是一种明确规定积存器的描述方法，在RTL描述中可采用积存器硬件一一对应的直接描述，也可采用积存器之间功能描述的方法。 3.2.2 寄存器级RTL描述方式 3.2.2 寄存器级RTL描述方式 s=x⊕y sum=s⊕cin cout=s·cin+x·y （3-2）式描绘出了全加器中从输入端到输出端的数据流 据此可写出全加器的RTL构造 3.2.2 寄存器级RTL描述方式 【例3-2】 全加器的RTL级描述（数据流） ARCHITECTURE RTL_view OF full_adder IS SIGNAL s : BIT; BEGIN s = x XOR y; sum = s XOR cin; cout = (s AND cin ) OR (x AND y); END RTL_view;