数字逻辑电路大型实验-4位数字频率计.doc

4位数字频率计 一、实验內容 用PLD设计一4位数字频率计，测量范围为0－9999Hz，设被测信号为方波，幅值已满足要求。 二、数字频率计的设计 1．工作原理： 数字频率计的原理框图如下图所示。当闸门信号（宽度为1S的正脉冲）到来时，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，当闸门信号结束时，计数器停止计数。由于闸门开通时间为1S，计数器的计数值就是被测信号频率。为了使测得的频率值准确，在闸门开通之前，计数器必须清零。为了使显示电路稳定地显示频率值，在计数器和显示电路之间加了锁存器，当计数器计数结束时，将计数值通过锁存信号送到锁存器。控制电路在时基电路的控制下产生三个信号：闸门信号、锁存信号和清零信号。 2．数字频率计原理图：（上图：原理框图；下图：原理图） 3．CNT10、CNT12、CODE、LOCK模块的VHDL语言程序； ――――――――――――――　CNT10　SRC　―――――――――――――― library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk: in std_logic; clr: in std_logic; cs: in std_logic; qq: buffer std_logic_vector(3 downto 0); co: out std_logic); end cnt10; architecture one of cnt10 is begin process(clk, clr, cs) begin if (clr = 1) then qq = 0000; elsif (clkevent and clk = 1) then if (cs = 1) then if (qq = 9) then　qq = 0000; else　qq = qq + 1; end if; end if; end if; end process; process(qq) begin if (qq = 9) then　co = 0; else　co = 1; end if; end process; end one; ――――――――――――――　CNT12　SRC　―――――――――――――― library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt12 is port(clk: in std_logic; qq: buffer std_logic_vector(3 downto 0)); end cnt12; architecture one of cnt12 is begin process(clk) begin if (clkevent and clk=1) then if (qq = 11) then　qq = 0000; else　qq = qq + 1; end if; end if; end process; end one; ――――――――――――――　CODE SRC　―――――――――――――― library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity code is port(dd: in std_logic_vector(3 downto 0); cs: out std_logic; clr: out std_logic; lock: out std_logic); end code; architecture one of code is begin process(dd) begin if (dd = 0) then　clr = 1; else　clr = 0; end if; if (dd = 11) then　lock = 1; else　lock = 0; end if; if ((dd 0) and (dd 9)) then　cs = 1; else　cs = 0; end if; end process; end one; ――――――――――――――　LOCK SRC ―――――――――――――― library ieee; use ieee.std_logic_1164.all; use